KR20060023386A - 낮은 공통모드 싱글 엔디드 차동 입력신호를 사용하는감지증폭기 - Google Patents

낮은 공통모드 싱글 엔디드 차동 입력신호를 사용하는감지증폭기 Download PDF

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Abstract

낮은 공통모드(low common mode), 즉 기준전압의 레벨이 낮을 경우에도 입력 로우 데이터에 대한 센싱속도를 향상시키고 출력 데이터의 하이/로우 스큐(high/low skew)를 줄일 수 있는 감지증폭기가 개시된다. 상기 감지증폭기는 입력신호와 기준전압 간의 전압차이를 감지하여 증폭하는 제1증폭기 및 상기 제1증폭기에 연결되어 센싱을 도와주는 보조 센싱회로인 제2증폭기를 구비한다. 상기 제2증폭기는 상기 제1증폭기의 출력노드들에 연결되고 상기 제1증폭기의 출력노드들로부터 출력되는 차동 출력신호들을 증폭하고 증폭된 차동 출력신호들을 래치한다.

Description

낮은 공통모드 싱글 엔디드 차동 입력신호를 사용하는 감지증폭기{Sense amplifier using low common mode single ended differential input signal}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 감지증폭기의 일예를 나타내는 회로도이다.
도 2는 기준전압(VREF)과 입력신호(IN+)를 나타내는 파형도이다.
도 3은 본 발명의 일실시예에 따른 감지증폭기를 나타내는 회로도이다.
본 발명은 반도체장치의 감지증폭기에 관한 것으로, 특히 낮은 공통모드 싱글 엔디드 차동 입력신호(low common mode single ended differential input signal)를 사용하는 감지증폭기에 관한 것이다.
감지증폭기는 반도체장치, 특히 반도체 메모리장치에 사용되는 대표적인 회로로서 두 신호들 간의 작은 전압차이를 센싱하고 증폭하여 그에 대응하는 차동 출력신호들을 출력하는 회로이다. 최근에 휴대전화와 같은 이동통신 시스템의 발전에 따라 저전압에서 동작할 수 있고 저전력을 소비하는 반도체장치에 대한 요구가 크 게 증가하고 있다. 따라서 반도체장치의 대표적인 회로인 감지증폭기는 저전압에서도 안정적으로 빠르게 동작할 수 있어야 한다.
도 1은 종래의 감지증폭기의 일예를 나타내는 회로도이다. 상기 종래의 감지증폭기는 피모스 트랜지스터들(P1-P5) 및 엔모스 트랜지스터들(N1-N5)를 포함하여 구성된다. 이 감지증폭기는 싱글 엔디드 차동 입력신호(single ended differential input signal)(IN+), 즉 기준전압(VREF)을 기준으로 하여 스윙(swing)하는 입력신호(IN+)를 사용하는 차동형 감지증폭기를 나타낸다. 도 2는 기준전압(VREF)과 입력신호(IN+)를 나타내는 파형도이다.
입력신호(IN+)의 레벨이 논리 하이(high)일 때는 즉 입력신호(IN+)의 레벨이 기준전압(VREF)보다 높을 때에는 엔모스 트랜지스터(N3)가 턴온되어 감지증폭기의 센싱동작이 시작된다. 그리고 입력신호(IN+)의 레벨이 논리 로우(low)일 때는 즉 입력신호(IN+)의 레벨이 기준전압(VREF)보다 낮을 때에는 엔모스 트랜지스터(N3)는 턴오프되고 엔모스 트랜지스터(N4)가 턴온되어 감지증폭기의 센싱동작이 시작된다.
그런데 낮은 공통모드(low common mode), 즉 기준전압(VREF)의 레벨이 낮을 경우에는 엔모스 트랜지스터(N4)가 약하게(slightly) 턴온됨으로 인해 클럭신호(CLK)가 하이인 상태에서 출력노드들(V1,V2)에서 출력 데이터가 늦게 나오는 단점이 있다. 즉 입력신호(IN+)의 레벨이 논리 로우일 때 센싱속도가 떨어지는 단점이 있다. 또한 출력 데이터의 하이/로우 스큐(high/low skew)도 커지게 되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 낮은 공통모드(low common mode), 즉 기준전압(VREF)의 레벨이 낮을 경우에도 입력 로우 데이터에 대한 센싱속도를 향상시키고 출력 데이터의 하이/로우 스큐(high/low skew)를 줄일 수 있는 감지증폭기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 감지증폭기는, 제1입력신호와 제2입력신호를 수신하여 이들 간의 전압차이를 센싱하여 차동 출력신호들을 출력하는 제1증폭기, 상기 제1증폭기에 연결되고 클럭신호에 응답하여 상기 제1증폭기를 활성화시키는 제1활성화 회로, 상기 제1증폭기의 출력노드들에 연결되고 상기 제1증폭기의 출력노드들로부터 출력되는 상기 차동 출력신호들을 증폭하고 증폭된 차동 출력신호들을 래치하는 제2증폭기, 및 상기 제2증폭기에 연결되고 클럭신호에 응답하여 상기 제2증폭기를 활성화시키는 제2활성화 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 제2입력신호는 일정한 레벨을 갖는 기준전압이다.
바람직한 실시예에 따르면 상기 제2증폭기는, 출력단이 상기 제1증폭기의 출력노드들의 제1출력노드에 연결되고 입력단이 상기 제1증폭기의 출력노드들의 제2출력노드에 연결되는 제1인버터, 및 입력단이 상기 제1출력노드에 연결되고 출력단이 상기 제2출력노드에 연결되는 제2인버터를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 감지증폭기를 나타내는 회로도이다. 본 발명의 일실시예에 따른 감지증폭기는 싱글 엔디드 차동 입력신호(single ended differential input signal)(IN+), 즉 기준전압(VREF)을 기준으로 하여 스윙(swing)하는 입력신호(IN+)를 사용하는 차동형 감지증폭기이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 감지증폭기는 제1증폭기(31), 제1활성화 회로(33), 제2증폭기(35), 및 제2활성화 회로(37)를 구비한다.
제1증폭기(31)는 제1입력신호(IN+)와 제2입력신호(IN-)를 수신하여 이들 간의 전압차이를 센싱하여 출력노드들(V1,V2)을 통해 차동 출력신호들을 출력한다. 제2입력신호(IN-)는 일정한 레벨을 갖는 기준전압(VREF)이다. 제1활성화 회로(33)는 제1증폭기(31)에 연결되고 클럭신호(CLK)에 응답하여 제1증폭기(31)를 활성화시킨다.
제2증폭기(35)는 센싱을 도와주는 보조 센싱회로로서, 제1증폭기(31)의 출력노드들(V1,V2)에 연결되고 제1증폭기의 출력노드들(V1,V2)로부터 출력되는 상기 차동 출력신호들을 증폭하고 증폭된 차동 출력신호들을 래치한다. 제2활성화 회로(37)는 제2증폭기(35)에 연결되고 클럭신호(CLK)에 응답하여 제2증폭기(35)를 활성 화시킨다.
제1증폭기(31)는 제1 내지 제6피모스 트랜지스터들(P31-P36)과 제1 내지 제4엔모스 트랜지스터들(N31-N34)를 포함한다. 제1피모스 트랜지스터(P31)는 소오스에 전원전압(VDD)이 인가되고 게이트에 클럭신호(CLK)가 인가되며 드레인에 제1출력노드(V1)가 연결된다. 제2피모스 트랜지스터(P32)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제2출력노드(V2)가 연결되며 드레인에 제1출력노드(V1)가 연결된다. 제3피모스 트랜지스터(P33)는 소오스에 전원전압(VDD)이 인가되고 게이트에 클럭신호(CLK)가 인가되며 드레인에 제2출력노드(V2)가 연결된다. 제4피모스 트랜지스터(P34)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제1출력노드(V1)가 연결되며 드레인에 제2출력노드(V2)가 연결된다.
제5피모스 트랜지스터(P35)는 제1출력노드(V1)와 제2출력노드(V2) 사이에 연결되고 게이트에 클럭신호(CLK)가 인가된다. 제6피모스 트랜지스터(P36)는 제1엔모스 트랜지스터(N31)의 소오스(A)와 제2엔모스 트랜지스터(N32)의 소오스(B) 사이에 연결되고 게이트에 클럭신호(CLK)가 인가된다.
제1엔모스 트랜지스터(N31)는 드레인에 제1출력노드(V1)가 연결되고 게이트에 제2출력노드(V2)가 연결된다. 제2엔모스 트랜지스터(N32)는 드레인에 제2출력노드(N2)가 연결되고 게이트에 제1출력노드(N1)가 연결된다. 제3엔모스 트랜지스터(N33)는 드레인에 제1엔모스 트랜지스터(N31)의 소오스(A)가 연결되고 게이트에 제1입력신호(IN+)가 인가되며 소오스에 제1활성화 회로(33)가 연결된다. 제4엔모스 트랜지스터(N34)는 드레인에 제2엔모스 트랜지스터(N32)의 소오스(B)가 연결되고 게이트에 제2입력신호(IN-), 즉 기준전압(VREF)이 인가되며 소오스에 제1활성화 회로(33)가 연결된다.
제1활성화 회로(33)는, 소오스에 제1증폭기(31)가 연결되고 게이트에 클럭신호(CLK))가 인가되며 드레인에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N35)를 포함한다.
제2증폭기(35)는 래치형태로 구성되며, 출력단이 제1증폭기(31)의 제1출력노드(V1)에 연결되고 입력단이 제1증폭기(31)의 제2출력노드(V2)에 연결되는 제1인버터(I1), 입력단이 제1출력노드(V1)에 연결되고 출력단이 제2출력노드(V2)에 연결되는 제2인버터(I2)를 포함한다.
제2활성화 회로(37)는, 소오스에 제2증폭기(35)가 연결되고 게이트에 클럭신호(CLK)가 인가되며 드레인에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N36)를 포함한다.
이상에서와 같이 본 발명에 따른 감지증폭기는 센싱을 도와주는 보조 센싱회로, 즉 클럭신호(CLK)가 하이일 때 동작하는 래치형태의 제2증폭기(35)를 구비한다.
한편 입력신호(IN+)의 레벨이 논리 로우(low)일 때 즉 입력신호(IN+)의 레벨이 기준전압(VREF)보다 낮을 때 기준전압(VREF)의 레벨이 지나치게 낮을 경우에는 엔모스 트랜지스터(N34)가 약하게(slightly) 턴온된다. 이로 인해 노드(B)의 전압레벨을 접지(VSS) 레벨로 끌어 내리는 속도가 느려지게 되고 결국 출력노드들(V1,V2)에서 출력 데이터가 늦게 나오게 된다. 즉 입력신호(IN+)의 레벨이 논리 로 우일 때 센싱속도가 떨어지고 또한 출력 데이터의 하이/로우 스큐(high/low skew)도 커지게 된다.
그러나 본 발명에 따른 감지증폭기에서는 노드(B)의 레벨이 접지(VSS) 레벨로 떨어지는 속도가 느리더라도 보조 센싱회로인 제2증폭기(35)가 제1증폭기의 출력노드들(V1,V2)의 차동 출력신호들을 빠르게 증폭한다. 따라서 입력 로우 데이터에 대한 센싱속도가 향상되고 출력 데이터의 하이/로우 스큐가 줄어들게 된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 감지증폭기는 낮은 공통모드(low common mode), 즉 기준전압(VREF)의 레벨이 낮을 경우에도 입력 로우 데이터에 대한 센싱속도를 향상시키고 출력 데이터의 하이/로우 스큐(high/low skew)를 줄일 수 있는 장점이 있다.

Claims (8)

  1. 제1입력신호와 제2입력신호를 수신하여 이들 간의 전압차이를 센싱하여 차동 출력신호들을 출력하는 제1증폭기;
    상기 제1증폭기에 연결되고 클럭신호에 응답하여 상기 제1증폭기를 활성화시키는 제1활성화 회로;
    상기 제1증폭기의 출력노드들에 연결되고 상기 제1증폭기의 출력노드들로부터 출력되는 상기 차동 출력신호들을 증폭하고 증폭된 차동 출력신호들을 래치하는 제2증폭기; 및
    상기 제2증폭기에 연결되고 클럭신호에 응답하여 상기 제2증폭기를 활성화시키는 제2활성화 회로를 구비하는 것을 특징으로 하는 감지증폭기.
  2. 제1항에 있어서, 상기 제1증폭기는,
    소오스에 전원전압이 인가되고 게이트에 상기 클럭신호가 인가되며 드레인에 상기 출력노드들의 제1출력노드가 연결되는 제1피모스 트랜지스터;
    소오스에 상기 전원전압이 인가되고 게이트에 상기 출력노드들의 제2출력노드가 연결되며 드레인에 상기 제1출력노드가 연결되는 제2피모스 트랜지스터;
    소오스에 상기 전원전압이 인가되고 게이트에 상기 클럭신호가 인가되며 드레인에 상기 제2출력노드가 연결되는 제3피모스 트랜지스터;
    소오스에 상기 전원전압이 인가되고 게이트에 상기 제1출력노드가 연결되며 드레인에 상기 제2출력노드가 연결되는 제4피모스 트랜지스터;
    드레인에 상기 제1출력노드가 연결되고 게이트에 상기 제2출력노드가 연결되 는 제1엔모스 트랜지스터;
    드레인에 상기 제2출력노드가 연결되고 게이트에 상기 제1출력노드가 연결되는 제2엔모스 트랜지스터;
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제1입력신호가 인가되며 소오스에 상기 제1활성화 회로가 연결되는 제3엔모스 트랜지스터; 및
    드레인에 상기 제2엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2입력신호가 인가되며 소오스에 상기 제1활성화 회로가 연결되는 제4엔모스 트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
  3. 제2항에 있어서, 상기 제1증폭기는,
    상기 제1출력노드와 상기 제2출력노드 사이에 연결되고 게이트에 상기 클럭신호가 인가되는 제5피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 감지증폭기.
  4. 제3항에 있어서, 상기 제1증폭기는,
    상기 제1엔모스 트랜지스터의 소오스와 상기 제2엔모스 트랜지스터의 소오스 사이에 연결되고 게이트에 상기 클럭신호가 인가되는 제6피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 감지증폭기.
  5. 제1항에 있어서, 상기 제2입력신호는 일정한 레벨을 갖는 기준전압인 것을 특징으로 하는 감지증폭기.
  6. 제1항에 있어서, 상기 제2증폭기는,
    출력단이 상기 제1증폭기의 출력노드들의 제1출력노드에 연결되고 입력단이 상기 제1증폭기의 출력노드들의 제2출력노드에 연결되는 제1인버터; 및
    입력단이 상기 제1출력노드에 연결되고 출력단이 상기 제2출력노드에 연결되는 제2인버터를 구비하는 것을 특징으로 하는 감지증폭기.
  7. 제1항에 있어서, 상기 제1활성화 회로는,
    소오스에 상기 제1증폭기가 연결되고 게이트에 상기 클럭신호가 인가되며 드레인에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
  8. 제1항에 있어서, 상기 제2활성화 회로는,
    소오스에 상기 제2증폭기가 연결되고 게이트에 상기 클럭신호가 인가되며 드레인에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930406B1 (ko) * 2008-01-18 2009-12-08 주식회사 하이닉스반도체 입력회로를 가지는 반도체 집적회로

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714270B1 (ko) * 2005-02-17 2007-05-02 삼성전자주식회사 반도체 메모리 장치에서의 차아지 펌핑회로
CN102081966B (zh) * 2009-11-26 2013-05-01 上海宏力半导体制造有限公司 灵敏放大器装置及其输出控制方法
US20110227639A1 (en) * 2010-03-19 2011-09-22 Qualcomm Incorporated Method and Apparatus for Suppressing Bitline Coupling Through Miller Capacitance to a Sense Amplifier Interstitial Node
US8742796B2 (en) * 2011-01-18 2014-06-03 Nvidia Corporation Low energy flip-flops
US9911470B2 (en) 2011-12-15 2018-03-06 Nvidia Corporation Fast-bypass memory circuit
US9435861B2 (en) 2012-10-29 2016-09-06 Nvidia Corporation Efficient scan latch systems and methods
US9842631B2 (en) 2012-12-14 2017-12-12 Nvidia Corporation Mitigating external influences on long signal lines
US8988123B2 (en) 2012-12-14 2015-03-24 Nvidia Corporation Small area low power data retention flop
US10141930B2 (en) 2013-06-04 2018-11-27 Nvidia Corporation Three state latch
KR20160005535A (ko) * 2014-07-07 2016-01-15 에스케이하이닉스 주식회사 반도체 장치의 리시버 회로
US9525401B2 (en) 2015-03-11 2016-12-20 Nvidia Corporation Low clocking power flip-flop
US10340900B2 (en) * 2016-12-22 2019-07-02 Apple Inc. Sense amplifier flip-flop with embedded scan logic and level shifting functionality
KR102324541B1 (ko) 2017-06-09 2021-11-10 삼성전자주식회사 신호 전송 회로 및 이를 포함하는 이미지 센서
CN109709151B (zh) * 2019-01-30 2021-02-09 南通大学 一种电介质薄膜电学性质测量系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
JP3488612B2 (ja) * 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5963495A (en) * 1998-02-17 1999-10-05 International Business Machines Corporation Dynamic sense amplifier with embedded latch
US6184722B1 (en) 1998-09-02 2001-02-06 Kabushiki Kaisha Toshiba Latch-type sense amplifier for amplifying low level differential input signals
US6137319A (en) 1999-04-30 2000-10-24 Intel Corporation Reference-free single ended clocked sense amplifier circuit
US6456121B2 (en) 1999-07-12 2002-09-24 Intel Corporation Sense amplifier for integrated circuits using PMOS transistors
US6373292B1 (en) * 1999-12-10 2002-04-16 Sun Microsystems, Inc. Low voltage differential logic
US6747485B1 (en) * 2000-06-28 2004-06-08 Sun Microsystems, Inc. Sense amplifier type input receiver with improved clk to Q
US6756823B1 (en) * 2000-06-28 2004-06-29 Intel Corporation Differential sense latch scheme
US6396309B1 (en) * 2001-04-02 2002-05-28 Intel Corporation Clocked sense amplifier flip flop with keepers to prevent floating nodes
JP2002344304A (ja) 2001-05-15 2002-11-29 Fujitsu Ltd 差動アンプ回路および半導体集積回路装置
KR100394573B1 (ko) * 2001-05-31 2003-08-14 삼성전자주식회사 반도체 메모리장치의 센스앰프회로
US20050162193A1 (en) * 2004-01-27 2005-07-28 Texas Instruments Incorporated High performance sense amplifiers
US7057421B2 (en) * 2004-04-22 2006-06-06 Winbond Electronics Corp. Flipflop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930406B1 (ko) * 2008-01-18 2009-12-08 주식회사 하이닉스반도체 입력회로를 가지는 반도체 집적회로
US7821304B2 (en) 2008-01-18 2010-10-26 Hynix Semiconductor Inc. Semiconductor device having input circuit minimizing influence of variations in input signals

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US20060049852A1 (en) 2006-03-09
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