KR20060017676A - 실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ｓｏｉ웨이퍼 - Google Patents

실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ｓｏｉ웨이퍼 Download PDF

Info

Publication number
KR20060017676A
KR20060017676A KR1020037009963A KR20037009963A KR20060017676A KR 20060017676 A KR20060017676 A KR 20060017676A KR 1020037009963 A KR1020037009963 A KR 1020037009963A KR 20037009963 A KR20037009963 A KR 20037009963A KR 20060017676 A KR20060017676 A KR 20060017676A
Authority
KR
South Korea
Prior art keywords
wafer
silicon wafer
etching
less
silicon
Prior art date
Application number
KR1020037009963A
Other languages
English (en)
Inventor
나오토 이이즈카
타카시 니혼마츠
마사히코 요시다
세이이치 미야자키
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20060017676A publication Critical patent/KR20060017676A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/02—Etching, surface-brightening or pickling compositions containing an alkali metal hydroxide
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12229—Intermediate article [e.g., blank, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Element Separation (AREA)

Abstract

본 발명은, 적어도 유리저립에 의한 래핑공정, 알카리에칭액에 의한 에칭공정을 갖는 실리콘 웨이퍼 제조방법에 있어서, 상기 래핑공정에서 유리저립으로서 저립의 입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 것을 이용하여 래핑을 행하고, 그후, 상기 에칭공정에서 알카리에칭액으로서 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법, 및 그 제조방법으로 제작된 실리콘 웨이퍼에 관한 것이다. 이에 의해, 웨이퍼의 표면거칠기 및 웨이퍼 전체의 평탄도 악화를 방지할 수 있는 실리콘 웨이퍼의 제조방법 및 그 제조방법으로 제작된 실리콘 웨이퍼가 제공된다.
유리저립, 래핑공정, 에칭공정, 표면거칠기

Description

실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ＳＯＩ 웨이퍼{PRODUCTION METHOD FOR SILICON WAFER AND SILICON WAFER AND SOI WAFER}
본 발명은 실리콘 웨이퍼의 제조공정에서 발생하는 발진 및 평탄도의 악화를 방지할 수 있는 실리콘 웨이퍼의 제조방법에 관한 것이다. 특히, 래핑공정 및 에칭공정에 관한 것이다.
종래, IC나 LSI등의 집적회로나 트랜지스터나 다이오드등의 개별반도체소자에 이용되는 실리콘 웨이퍼를 제조하는 경우에는, 예컨데, 도 7에 나타난 바와 같은 제조공정에 따라서 행하여진다. 쵸크랄스키법(CZ법)이나 부유대역법(FZ법)등으로 성장된 실리콘 잉곳은, 먼저, 슬라이스공정(A)에서 내주도절단기나 와이어사등을 이용하여 웨이퍼상으로 슬라이스된다. 웨이퍼 측면의 구멍등을 방지하기 위해 (B)의 면취공정에서 웨이퍼 주변부를 면취가공한후, (C)의 래핑공정에서 평탄도를 향상시키기 위해 웨이퍼표면에 유리저립으로 래핑가공을 실시된다. 그후 에칭공정(D)에서 상기 공정으로 웨이퍼에 발생된 가공왜(加工歪)를 제거하기 위해 습식에칭이 실시된다. 이 에칭공정이후 웨이퍼표면의 일측 또는 그 양측면을 경면연마하는 폴리싱(연마)공정(E)을 경유함으로써 경면실리콘 웨이퍼가 제조된다.
일반적으로, 래핑공정에 이용되는 저립으로는 주로 알루미나계 미분연마재가 사용되고 있다. 그 중에서도 현재 실리콘 웨이퍼등의 반도체결정의 래핑재로는 주식회사 후지미인코포레이티드 제의 FO저립이 사용되고 있으며, 일본국내에서는 거의 100%에 가까운 사용율을 점하고 있다. 특히, FO저립 ＃1000(최대경:30㎛이하, 평균입경: 14.0~12.0㎛), FO저립 ＃1200(최대경: 25㎛이하, 평균입경: 10.8~9.2㎛)등의 입도를 갖는 것은 실리콘 웨이퍼의 면정도(面精度)에 잘 메칭되므로 널리 이용되고 있다(주식회사 사이언스포럼발행, 마쯔나가 마사히사외 편집, 일렉트라닉스용 결정재료의 정밀가공기술 p257-261참조).
또한 에칭공정에서는 상술한 각각의 웨이퍼 제조공정에서 발생하는 가공왜를 제거하기 위해 습식에칭이 행하여 지고 있다. 이러한 습식에칭에는, 예컨데, 불산, 질산, 초산등으로 이루어진 혼합산을 이용하는 산에칭과, 수산화나트륨이나 수산화칼륨등의 알카리를 이용하는 알카리에칭도 있다.
그렇지만 상기 산에칭은 혼합산을 구성하는 비율을 변화시킴으로써 에칭속도나 에칭후의 면상태를 제어하는 것이 가능하지만, 전체적으로 에칭속도가 크고 래핑가공으로 향상된 웨이퍼의 평탄도를 열화시키는 문제점이 있다.
한편, 상기 알카리에칭은 에칭속도가 늦기 때문에 래핑가공으로 향상된 웨이퍼의 평탄도를 유지할 수 있으며, 에칭후에 평탄도가 양호한 웨이퍼를 얻을 수 있는 이점이 있다. 근년의 실리콘 웨이퍼 제조에 있어서는, 아주 높은 평탄도가 요구되고 있으므로 이 알카리에칭이 널리 이용하게 되었다.
종래, 알카리에칭을 행할시, 알카리에칭액중의 알카리성분 농도는 일반적으로 48~50중량%미만이며, 50.0중량%를 초과하는 농도의 알카리수용액은 알카리성분 의 결정화가 발생하는등의 문제점이 있으므로 공업적으로 이용되고 있지 않다.
그런데 이와 같이 일반적으로 이용되고 있는 알카리에칭액은 (100)면과 (111)면에 대한 에칭속도가 60~100배정도 다르게 되는 선택성을 가진다. 따라서 알카리에칭은 이 선택성 때문에 에칭후 웨이퍼표면에 미세한 凹凸이 크게되는 문제가 있다.
즉, 웨이퍼 표면의 미세한 凹凸이 큰 것은(표면거칠기가 큰 것은), 예컨데, 凸부에서는 그 凸부가 디바이스 제조공정에서 구멍, 파티클발생의 원인으로 되는 발진(發塵)의 문제가 일어난다. 더욱이, 凹부(피트)에서는 연마시의 연마대(硏磨代)를 크게 하지 않으면 안되고, 연마대가 커게되면, 웨이퍼의 평탄도 악화나 연마공정에서의 생산성 저하를 초래하는 문제가 생긴다.
이러한 문제를 해결하기 위하여, 알카리에칭과 산에칭을 조합시켜 상호 결함을 해소한 에칭방법이 있다(특개평 11-233485호공보). 이 에칭방법은 알카리에칭후에 산에칭을 행함으로써 웨이퍼 표면거칠기를 작게 할 수 있지만, 한편으로 행하는 것에 의해 평탄도가 약간이라도 악화하여 버리고, 공정이 증가하는등의 문제점이 있다. 또한 그이외에 특개평11-171693호공보(미국특허제6099748호)와 같은 고농도의 알카리수용액을 이용하는 방법도 제안되어 있지만, 상기 문제에 대한 충분한 해결책은 언급하고 않고 있다.
따라서 본 발명은 상기 문제점을 감안하여 마련된 것으로서, 웨이퍼의 표면거칠기 및 웨이퍼전체의 평탄도 악화를 방지할 수 있는 실리콘 웨이퍼의 제조방법 및 그 제조방법으로 제작된 고평탄도의 실리콘 웨이퍼를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의하면, 적어도 유리(遊離)저립에 의한 래핑공정, 알카리에칭액에 의한 에칭공정을 갖는 실리콘 웨이퍼 제조방법에 있어서, 상기 래핑공정에서 유리저립으로서 저립의 입자 최대경(最大徑)이 21㎛이하로 평균입경이 8.5㎛이하인 것을 이용하여 래핑을 행하고, 그후, 상기 에칭공정에서 알카리에칭액으로 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행하는 것을 특징으로 하는 실리콘 웨이퍼 제조방법이 제공된다.
이와 같이, 실리콘 웨이퍼에 래핑공정을 행할때, 유리저립으로서 저립 입자최대경이 21㎛이하로 평균입경이 8.5㎛이하인 것을 이용하여 래핑을 행하고, 그후, 상기 에칭공정에서 알카리에칭액으로 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행함으로써 에칭공정후의 실리콘 웨이퍼의 표면거칠기를 크게 저감시킬 수 있으며, 또한 평탄도도 양호한 실리콘 웨이퍼로 할 수 있다. 더욱이, 이에 의해, 그후의 연마공정의 가공량을 저감할 수 있으므로 웨이퍼의 평탄도 악화를 방지할 수 있으며, 또한 연마시간의 단축, 연마포나 연마제 사용량감소등이 기대되며, 생산성 향상이나 코스트다운으로도 연결된다.
이 경우, 상기 알카리수용액의 알카리성분이 수산화나트륨인 것이 바람직하다.
이와 같이, 알카리수용액의 알카리성분을 수산화나트륨으로 함으로써, 표면거칠기가 크게 저감할 수 있는 효과를 보다 높게 얻을 수 있음과 아울러, 값싸므로 코스트 저감에도 이바지한다.
나아가, 이 경우, 상기 알카리수용액의 액온도를 80~300℃의 범위내로 제어하여 에칭을 행하는 것이 바람직하다.
이와 같이, 알카리수용액의 액온도를 80~300℃의 범위내로 제어하여 에칭을 행함으로써 알카리성분을 고농도로 하여도 알카리성분의 결정화가 발생하지 않으며, 고농도의 용액상태에서 에칭을 행할 수 있다. 예컨데, 알카리성분의 농도가 80중량%에서는 200℃, 90중량%에서는 300℃ 고온으로 한다.
이때, 상기 유리저립으로서 알루미나계 미분연마재를 이용하는 것이 바람직하며, 나아가, 상기 알루미나계 미분연마재가 알루미나질 저립과 지르콘질 저립이 혼합된 인조 에메리(emery) 연마재인것이 바람직하다.
이와같은 유리저립으로서 구체적인 연마재를 예시하면, 주식회사 후지미 인코프레이티드 제조 FO 저립이 있다. 상술한 바와 같이, ＃1200 또는 보다 거친 FO 저립은 일본국내에서 거의 100%에 가까운 사용율을 점하고 있다. 이 FO 저립을 종래보다 높은 번수(番手)[＃1500 또는 보다 미세한 저립]의 것을 이용하여 래핑을 행함으로써 데미지나 손상 발생율을 낮게 억제할 수 있음과 아울러, 효율적으로 제조를 행할 수 있다.
또한 상기 알카리수용액의 알카리성분의 농도를 70중량% 이하로 하는 것이 바람직하다.
알카리수용액의 농도는 진하면 진할수록 바람직하지만, 알카리성분의 농도가 70중량%이하에서는 액온도를 80~90℃정도로 비교적 조업하기 쉬운 조건에서 실시할 수 있으며, 또한 비중계로 농도 불균일관리를 행하면 알카리수용액의 농도가 안정화되고, 에칭조(槽)중에서 알카리성분의 석출을 발생함이 없이 실시할 수 있다.
그리고 본 발명에 의하면, 상기 제조방법에 의해 표면거칠기가 크게 저감되고, 또한 양호한 평탄도를 갖는 실리콘 웨이퍼를 제공할 수 있다.
또한 본 발명에 의하면, 영면에 에칭면을 갖는 실리콘 웨이퍼에 있어서, 상기 에칭면의 웨이퍼 외주단(外周端)부터 1mm이내의 영역을 제외한 웨이퍼의 외주부에서, 웨이퍼 중심측 영역의 웨이퍼면의 두께변위로 부터 구해진 기준면에 대한 웨이퍼 외주부형상의 두께차이 최소치(다레)의 절대치가 0.2㎛이하인 것을 특징으로 하는 실리콘 웨이퍼를 제공한다.
이와 같이, 본 발명의 실리콘 웨이퍼는 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서, 다레의 절대치의 0.2㎛이하이므로 웨이퍼 외주부 또는 평탄한 실리콘 웨이퍼로 되고, 디바이스 제작가능한 유효영역이 넓은 실리콘 웨이퍼로 할 수 있다.
더욱이, 상기 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서, 상기 기준면에 대한 웨이퍼 외주형상의 두께차이의 최대치(하네)의 절대치가 0.2㎛이하인 것으로 할 수 있다.
본 발명의 실리콘 웨이퍼는, 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서, 다레의 절대치가 0.2㎛이하일 뿐만 아니라, 하네의 절대치도 0.2㎛이하인 것으로 할 수 있기 때문에 웨이퍼 외주부까지 한층 평탄한 실리콘 웨이퍼로 할 수 있다.
이때, 상기 실리콘 웨이퍼의 면방위가 (100)이며, 그 실리콘 웨이퍼의 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에칭피트를 갖는 것으로 할 수 있으며, 또한 상기 에칭피트의 크기의 평균치를 6㎛이하인 것으로 할 수 있다.
이와 같이, 본 발명의 실리콘 웨이퍼의 에칭면은 약정방형상(略正方形狀)의 개구부를 이루는 에칭피트를 가지며, 그 에칭피트의 크기는 평균치가 7㎛이하, 또는 종래의 에칭에서는 얻어지지 않았던 6㎛이하로 작은 것으로 할 수 있으므로 에칭면의 평탄성이 보다 우수한 것으로 할 수 있다. 그리고 예컨데, 이러한 에칭피트의 크기가 작은 에칭면을 드라이 에칭등을 행한 경우의 쳐크면으로 사용하면, 쳐킹불량을 대폭적으로 저감할 수 있다. 나아가, 이러한 크기의 작은 에칭피트는 에칭면을 경면연마함으로써 용이하게 제거할 수 있으므로 고품질의 실리콘 웨이퍼로 할 수 있으며, 연마에 따른 연마대를 저감할 수 있고, 생산성을 향상시키는 것도 가능하다. 더욱이, 에칭면은 예컨데, 0.5㎛이하의 연마대로 조금 연마하여 사용되는 경우도 있다. 본 발명에서는, 이런 각 경우도 상기 에칭피트가 잔존하여 있는한 본 발명에서 말하는 에칭면에 포함되는 것으로 한다. 또한 본 발명에서 말하는 면방위(100)란 정확히 (100)의 면방위로 되는 경우 뿐만 아니라 (100)로부터 4°정도까지 경사진 웨이퍼도 포함한다. 이와 같이 면방위(100)에 대하여, 약간의 차이나, 소위 오프앵글이 형성된 것에도 상기와 같이 에칭면의 평탄성이 보다 우수한 것으로 되므로 쳐킹불량의 저감이나 생산성 향상등의 효과를 가질 수 있다.
또한 한편, 상기 실리콘 웨이퍼에서 도전형이 p형, 저항율이 0.01Ω·cm이 하, 면방위가 (100)이고, 그 실리콘 웨이퍼의 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에칭피트를 갖는 것으로 할 수 있으며, 또한 상기 에칭피트의 크기 평균치를 7㎛인 것으로도 할 수 있다.
일반적으로, 실리콘 웨이퍼가 저저항율을 갖는 경우, 특히 p형으로 0.01Ω·cm이하의 저항율을 가지는 경우, 에칭속도의 저하에 의해 에칭피트 크기를 작게하기가 곤란하게 된다. 그렇지만 본 발명에서는 p형으로 0.01Ω·cm이하의 저저항율을 갖는 실리콘 웨이퍼에서도 에칭피트 크기의 평균치가 8㎛이하, 나아가 7㎛이하가 되게 할 수 있다. 따라서 상술한 바와 같이, 에칭면의 평탄성이 우수한 것으로 되므로 드라이 에칭시의 쳐킹불량을 대폭적으로 저감할 수 있으며, 또한 에칭면을 연마함으로써 품질이 우수한 실리콘 웨이퍼를 고생산성으로 얻을 수 있다. 또한 이러한 저저항율의 실리콘 웨이퍼를 에피텍셜 성장시킨 경우에 게터링능력을 갖는 에피텍셜 웨이퍼로 할 수 있으므로, 고품질의 에피텍셜용 기판으로 유효하게 사용할 수 있다.
또한 상기 에칭면에서의 웨이퍼 중심측 영역에서의 웨이퍼면 두께변위의 불균일(우네리)의 평균치를 0.04㎛이하의 것으로 할 수 있다.
이와 같이, 본 발명의 실리콘 웨이퍼는 우네리 평균치가 0.04㎛이하인 것으로 할 수 있으며, 극히 평탄한 실리콘 웨이퍼로 된다.
또한 본 발명에 의하면, 상기 본 발명의 실리콘 웨이퍼의 적어도 하나의 에칭면이 경면연마된 실리콘 웨이퍼를 제공할 수 있다.
이와 같이, 에치피트의 크기가 작고, 웨이퍼 외주부까지 평탄한 에칭면을 갖 는 본 발명의 실리콘 웨이퍼를 경면연마하여 얻어진 실리콘 웨이퍼에서는 평탄도 및 표면거칠기가 우수하며, 더욱이 나노토포그래피 레벨 이 극히 높은 경면연마 실리콘 웨이퍼로 된다.
이때, 상기 실리콘 웨이퍼의 경면연마면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 웨이퍼 중심측 영역의 웨이퍼면의 두께변위로부터 구한 기준면에 대한 웨이퍼 외주부형상의 두께차의 최소치(다레)의 절대치를 0.5㎛로 할 수가 있다.
이와 같이, 본 발명의 실리콘 웨이퍼는 경면연마면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 다레의 절대치가 0.5㎛이하로 되는 것이며, 웨이퍼 외주부까지 아주 평탄한 고품질의 경면연마 실리콘 웨이퍼로 할 수 있다.
나아가, 이때, 상기 경면연마면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 웨이퍼 중심측 영역의 웨이퍼면 두께의 변위로부터 구한 기준면에 대한 웨이퍼 외주부형상의 두께차의 최대치(하네)의 절대치를 0.07㎛이하인 것으로 할 수 있다.
이와 같이, 본 발명의 실리콘 웨이퍼는 경면연마면의 웨이퍼 외주단에서부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 다레의 절대치가 0.5㎛이하일 뿐만 아니라 하네의 절대치도 0.07㎛이하로 되는 것이므로 웨이퍼 외주부까지 한층 고평탄도의 경면연마 실리콘 웨이퍼로 된다.
더욱이, 본 발명에 의하면, 상기 경면연마된 실리콘 웨이퍼의 경면연마면측 에 절연막으로 SOI층이 순차적층된 구조를 가지고 있는 SOI 웨이퍼를 제공할 수 있다.
예컨데, 본 발명의 경면연마 실리콘 웨이퍼를 이용하여 첩합법(貼合法)으로 제작된 SOI 웨이퍼에서는, 웨이퍼 끼리 첩합(貼合)할때 웨이퍼 외주부가 미결합으로 되는 미결합폭을 극히 작게할 수 있으므로 웨이퍼 외주단 근방까지 SOI층을 갖는 SOI 웨이퍼로 할 수가 있다. 또한 한편, 본 발명의 본 발명의 실리콘 웨이퍼를 이용하여 SIMOX법으로 제작된 SOI웨이퍼에서는 웨이퍼 외주부까지 평탄한 웨이퍼로 되기 때문에 웨이퍼 외주단 근방까지 디바이스 제작이 가능한 넓은 유효영역을 갖는 SOI웨이퍼로 할 수 있다.
또한 본 발명에 의하면, 적어도 하나의 주표면에 에칭면을 갖는 실리콘 웨이퍼에 있어서, 상기 실리콘 웨이퍼의 면방위가 (100)이고, 상기 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트를 가지며, 그 에치피트 크기의 평균치가 6㎛이하인 것을 특징으로 하는 실리콘 웨이퍼가 제공된다.
이와 같이, 본 발명의 실리콘 웨이퍼에는, 에칭면에 형성되는 정방형상의 개구부를 이루는 에치피트 크기의 평균치가 6㎛이하로 종래에 얻을 수 없었던 극히 작은 것으로 할 수 있다. 그리고 이와 같이 에치피트의 크기가 작은 에칭면을 드라이 에칭등을 행한 경우의 쳐크면으로 사용하면, 쳐킹불량을 대폭적으로 저감할 수 있다. 더욱이, 크기가 작은 에치피트는 에칭면을 연마함으로써 용이하게 제거할 수 있으므로 나노토포그래피로 우수한 고품질의 실리콘 웨이퍼로 할 수가 있으며, 또한 연마에 따른 연마대를 저감할 수 있으므로 생산성을 향상시키는 것도 가능하다.
더욱이, 본 발명은 적어도 하나의 주표면에 에칭면을 가지며, 도전형이 p형으로 저항율이 0.01Ω·cm이하인 실리콘 웨이퍼에 있어서, 상기 실리콘 웨이퍼의 면방위가 (100)이며, 상기 에칭면에는 4변이 결정방위<110>에 따른 정방향상의 외주부를 이루는 에치피트를 가지며, 상기 에치피트 크기의 평균치가 7㎛이하인 것을 특징으로 하는 실리콘 웨이퍼도 제공된다.
상술한 바와 같이, 일반적으로 p형으로 0.01Ω·cm이하의 저저항율을 갖는 실리콘 웨이퍼에서는 에치피크 크기를 작게하는 것이 곤란하였지만, 본 발명에서는 이러한 저저항율의 실리콘 웨이퍼에서도 에치피트 크기의 평균치가 7㎛이하로 극히 작은 것으로 할 수 있다. 이러한 7㎛이하의 에치피트 크기는 종래의 저저항율 웨이퍼에서는 얻을 수 없는 크기이다. 따라서 상술한 바와 같이, 에칭면의 평탄도가 우수한 것으로 되므로 드라이 에칭시의 쳐킹부량을 대폭적으로 저감할 수 있다. 또한 이 에칭면을 연마함으로써 나노포토그래피로 우수한 고품질의 실리콘 웨이퍼로 할 수 있다. 더욱이, 이러한 저저항율의 실리콘 웨이퍼는 에피텍셜 성장시킨 경우에 게터링능력을 갖는 에피텍셜 웨이퍼로 할 수 있으므로 고품질의 에피텍셜용 기판으로서 유효하게 이용할 수 있다.
이때, 상기 에칭면에서 웨이퍼 중심측영역에서의 웨이퍼면 두께변위의 불균일(우네리)의 평균치를 0.04㎛이하인 것으로 할 수가 있다.
이와 같이, 본 발명의 실리콘 웨이퍼는, 불균일(우네리)의 평균치가 0.04㎛이하인 것으로 할 수 있으며, 극히 평탄한 실리콘 웨이퍼로 된다.
이 경우, 상기 에칭면 반대측의 주표면을 경면연마면인 것으로 할 수 있으 며, 나아가 이 실리콘 웨이퍼의 경면연마면측에 절연막과 SOI층이 순차적으로 적층된 구조를 가지고 있는 것으로 할 수 있다.
이와 같이, 실리콘 웨이퍼의 에칭면의 반대측 주표면이 경면연마면이면 첩합법(貼合法)이나 SIMOX법등으로 웨이퍼의 경면연마면측에 절연막과 SOI층이 순차적층된 구조를 용이하게 형성하여 SOI웨이퍼로 할 수 있다. 그리고 이러한 SOI 웨이퍼에서는 에칭면의 에칭피트 크기가 상술한 바와 같이, 아주 작기 때문에 에칭면을 쳐크면으로 사용할때 쳐킹불량를 대폭적으로 저감할 수 있어 아주 고품질의 SOI 웨이퍼로 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 유리저립에 의한 래핑공정 및 에칭액에 의한 에칭공정을 갖는 실리콘 웨이퍼 제조방법에 있어서, 상기 유리저립으로서 저립 입자의 최대경이 21㎛이하로 평균입경이 8.5㎛이하인 것과, 상기 에칭액으로 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하는 실리콘 웨이퍼 제조방법이 제공된다. 이에따라, 예컨데, 표면거칠기가 크게 저감되고, 또한 양호한 평탄도를 갖는 실리콘 웨이퍼를 제작할 수 있다. 또한 다음공정인 연마공정에서의 연마시간단축 및 연마포나 연마제의 사용량감소가 가능하게 되므로 생산성 향상이나 코스트 다운을 달성할 수 있다. 또한 본 발명의 실리콘 웨이퍼 및 SOI 웨이퍼는 웨이퍼 외주단 근방까지 디바이스 제작가능한 유효영역을 갖는 고품질의 웨이퍼로 할 수 있다.
도 1은 본 발명의 실리콘 웨이퍼의 제조방법에 대하여 나타낸 공정도이다.
도 2는 에칭후 실리콘 웨이퍼 표면의 피트를 현미경으로 관찰한 관찰도이다.
도 3은 본 발명의 실리콘 웨이퍼 제조방법으로 제작된 실리콘 웨이퍼의 조감도이다.
도 4는 에칭공정을 알카리에칭과 산에칭을 조합한 에칭방법으로 행하는 실리콘 웨이퍼 제조방법에서 제작된 실리콘 웨이퍼의 조감도이다.
도 5는 래핑공정을 행할때에 이용되는 래핑장치의 일예를 나타내는 개략설명도이다.
도 6은 폴리싱공정을 행할때에 이용되는 연마장치의 일예를 나타낸 개략설명도이다.
도 7은 종래의 실리콘 웨이퍼 제조방법에 대하여 나타낸 공정도이다.
도 8은 실리콘 웨이퍼의 형상을 모식적으로 나타낸 단면모식도이다.
도 9는 실리콘 웨이퍼의 두께변위와 웨이퍼의 하네, 다레, 우네리와의 관계를 설명하는 그래프이다.
도 10은 실시예 4 및 비교예 7,8의 실리콘 웨이퍼에서의 하네,다레,우네리를 측정한 결과를 나타내는 그래프이다.
도 11은 실시예 5~13 및 비교예 9,10의 실리콘 웨이퍼의 에치피트 크기를 측정한 결과를 나타내는 그래프이다.
도 12는 실시예 6 및 비교예 9의 실리콘 웨이퍼에서의 나노포토그래피를, WINDOW SIZE가 0.5mm × 0.5mm의 영역에서 측정한 결과를 나타내는 그래프이다.
도 13은 실시예 6 및 비교예 9의 실리콘 웨이퍼에서의 나노포토그래피를, WINDOW SIZE가 10mm × 10mm의 영역에서 측정한 결과를 나타내는 그래프이다.
도 14는 실시예 14 및 비교예 11의 실리콘 웨이퍼에서의 다레의 크기를 측정한 결과를 나타내는 그래프이다.
도 15는 실시예 14 및 비교예 11의 실리콘 웨이퍼에서의 하네의 크기를 측정한 결과를 나타내는 그래프이다.
도 16은 이온주입박리법으로 SOI 웨이퍼를 제작할때의 공정을 나타내는 그림이다.
도 17은 실시예 15 및 비교예 12의 SOI 웨이퍼에서의 미결합영역의 폭을 측정한 결과를 나타낸 그래프이다.
도 18은 웨이퍼의 우네리를 측정하는 방법을 설명하는 설명도이다.
이하, 본 발명의 실시형태를 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
본 발명자등은 알카리성분의 농도를 50중량%이상으로 한 알카리수용액을 마련하고, 이를 실리콘 웨이퍼의 에칭액으로 이용하여 알카리에칭을 행함으로써, 실리콘 웨이퍼의 표면거칠기가 개선되고, 나아가 알카리에칭 전(前)공정에서 유리저립으로서 저립입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 것을 이용하여 래핑을 행함으로써 표면거칠기나 평탄도의 악화를 방지하는 효과가 큰 것을 발견하고 본 발명을 완성하기에 이른 것이다.
즉, 적어도 유리저립에 의한 래핑공정, 알카리에칭액에 의한 에칭공정을 갖 는 실리콘 웨이퍼 제조방법에 있어서, 래핑공정에서 유리저립으로서 저립의 입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하인 것을 이용하여 래핑을 행하고, 그후, 에칭공정에서 알카리에칭액으로서 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행함으로써, 웨이퍼 표면거칠기를 크게 저감시키고, 또한 웨이퍼의 평탄도도 양호한 실리콘 웨이퍼를 얻을 수 있다.
이와 같이, 래핑공정에서 유리저립을 종래 보다 미세한(번수(番手)가 높은) 것을 이용함으로써 가공왜(歪)가 작아지고, 특히, 깊은 피트 발생을 방지할 수 있다.
그리고 이 가공왜가 적은 랩트(wrapped) 웨이퍼에 대하여 알카리에칭액중의 알카리성분의 농도를 높게 한 에칭액으로 에칭하면, 실리콘 웨이퍼의 표면거칠기를 대폭적으로 저감시킬 수 있다. 에칭액중의 알카리성분의 농도가 50중량%이상의 에칭액을 이용하여 에칭을 행한 경우, 에칭속도는 급격하게 느려지게 되고, 이에 의해 알카리에칭의 선택성 영향이 적어지게 된다. 이에따라 균일한 에칭이 가능하게 되고, 표면거칠기의 개선이 도모되며, 또한 피트 크기 및 깊이등도 작게 할 수 있다. 본 발명에서는 에칭공정전에 행하여지는 래핑공정에서, 저립 입자의 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 유리저립을 이용하여 처리하고 있으므로 균일하게 에칭할 수 있으며, 표면거칠기가 개선되고 발진의 문제나 평탄도 악화등이 현저하게 개선된다.
더욱이, 이와 같이 에칭공정후의 웨이퍼의 표면거칠기를 작게하면, 폴리싱공정에서의 연마대(硏磨대)를 적게 할 수가 있다. 이에 의해, 보다 높은 평탄도의 실 리콘 웨이퍼를 제조하는 것이 가능하며, 또한 생산성 향상을 도모하는 것도 가능하다.
이하, 본 발명의 실리콘 웨이퍼의 제조방법에 대하여 도 1를 참조하여 상세히 설명한다.
먼저, 종래 행해지고 있는 실리콘 웨이퍼 제조방법과 동일하게, CZ법이나 FZ법등으로 성장된 실리콘 잉곳을 슬라이스공정(A)에서 내주도절환기나 와이어 사등을 이용하여 절단하고, 면취공정(B)에서 웨이퍼 주변부를 면취(面取) 가공한다. 그후 본 발명의 실리콘 웨이퍼 제조방법에서는, 래핑공정(C')에서 저립입자의 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 유리저립을 이용하여 래핑을 행하고, 그후 에칭공정(D')에서 알카리에칭액으로서 알카리성분의 농도가 50중량%이상인 고농도 알카리수용액을 이용하여 에칭을 행한다. 이 에칭공정(D')후에 일반적으로 웨이퍼의 표면의 일면 또는 양면을 경면연마하는 폴리싱(연마)공정(E)가 행해진다.
즉, 본 발명의 실리콘 웨이퍼 제조방법은, 특히 래핑공정(C')와 에칭공정(D')를 개선한 것이며, 그 전후공정에 대해서는 기본적으로 종래공정과 동일하다.
여기에서 본 발명의 래핑공정(C')에서 행하는 래핑의 구체적인 방법에 대하여 설명한다. 도 5에 래핑장치의 일예가 제시되어 있지만 본 발명은 이에 한정되는 것은 아니며, 소정 입도의 유리저립을 이용하여 래핑을 행하는 것이라면 된다.
먼저, 캐리어(2)를 래핑장치(1)의 산기어(8)과 인터널기어(9)에 치합시키고, 캐리어(2)의 홀더내에 웨이퍼(3)를 세트한다. 그후, 이 웨이퍼(3)의 양면을 상정반(上定盤:4)와 하정반(下定盤:5)으로 협지하여 유지하고, 노즐(6)으로 부터 유리저립(7)을 공급함과 동시에, 산기어(8)과 인터널기어(9)에 의해 캐리어(2)를 유성운동시키고, 동시에 상정반(4)와 하정반(5)을 상대방향으로 회전시킴으로써 웨이퍼(2)의 양면을 동시에 래핑가공할 수 있다.
이때, 노즐(6)으로부터 고급되는 유리저립으로서 저립입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 것이 이용된다. 이와 같이, 래핑을 행할때, 유리저립으로서 저립입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 것을 이용함으로써 가공왜를 적게할 수 있으며, 에칭후의 표면거칠기를 저감할 수 있음과 아울러, 특히 깊은 피트발생을 방지할 수 있다.
또한 이때 유리저립으로서 알루미나계 미분연마재를 사용하는 것이 바람직하며, 더욱이 알루미나계 미분연마재가 알루미나질 저립과 지르콘질 저립이 혼합된 인조에메리 연마재인 것이 바람직하다. 이와 같이, 유리저립으로서 알루미나계 미분연마재, 특히, 또한 색알루미나질 저립과 지르콘질 저립이 혼합된 인조에메리 연마재를 이용함으로써 래핑시에 야기되는 웨이퍼표면의 데미지나 손상발생을 저감할 수 있다.
현재 일본국에서 상기와 같은 인조에메리 연마재로서 ＃1200 또는 보다 조대한 ＃1000의 FO 저립(주식회사 후지미인코포레이티드제)이 일반적으로 이용되고 있다. 따라서 본 발명에 의한 래핑공정에서 이용하는 유리저립은, 입자 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 저립이기 때문에, FO 저립의 입도규격으로 표시하면 FO저립 ＃1500(최대경: 21㎛, 평균경:8.5~7.3㎛), 또는 그 이상으로 미세한 입도를 갖는 FO저립(예컨데, FO저립 ＃2000(최대경: 11㎛, 평균경:6.8~5.8㎛)등)이며, 이러한 FO 저립을 이용하여 래핑을 행하는 것이 바람직하다.
그렇지만, 본 발명의 실리콘 웨이퍼의 제조방법에서 이용되는 유리저립은 상기 FO 저립에 제한되는 것은 아니며, 예컨데, 일본공업규격(JIS)으로 정하고 있는 입도규격에 기초하고, 입도 ＃2500(최대경: 22㎛, 평균경: 7.1~5.9㎛) 또는 그 이상으로 미세한 알루미나계 저립이라면 유리저립으로 이용할 수 있다.
또한 이때, 유리저립의 입도를 미세하게 하면 할수록 에칭후의 웨이퍼 표면에 존재하는 피트의 크기 및 깊이를 보다 작게할 수 있어 바람직하다. 그렇지만 한편, 저립의 입도 미세화가 지나치면 충분한 래핑을 행할 수가 없으며, 또한 가공시간도 요하게 된다. 따라서 래핑능력등을 고려하여, FO 저립의 입도규격으로 표시하면 FO저립 ＃4000정도의 저립, 또는 일본공업규격으로 표시하면 입도 ＃6000정도의 저립 보다 조대한 저립인 것이 바람직하다.
이러한 방법으로 실리콘 웨이퍼 양면에 20~100㎛정도 래핑한다. 이와 같이 래핑을 행하면, 웨이퍼의 표면상태가 안정하고 가공왜(歪)가 적어지며, 다음에 행하여지는 에칭공정에서 선택에칭되지 않기때문에 에칭공정에서 이용하는 웨이퍼로서 최적의 면상태로 할 수 있다.
다음으로, 본 발명의 실리콘 웨이퍼 제조방법에 따른 에칭공정의 구체적인 방법에 대하여 설명한다. 본 발명에 의한 에칭공정(도 1의 (D'))에서는 상술한 바와 같이, 알카리에칭액으로서 알카리성분의 농도가 50중량%이상의 고농도의 알카리수용액을 이용하여, 래핑된 실리콘 웨이퍼를 침적하는등으로 에칭을 행한다.
이와 같이, 알카리에칭액중의 알카리성분 농도를 높게하여 실리콘 웨이퍼를 소정시간 침적등을 하여 에칭을 행함으로써, 실리콘 웨이퍼의 평탄도를 열화시킴이 없이 가공왜를 제거할 수 있음과 아울러, 표면거칠기를 악화시키는 일도 없다. 이는 알카리에칭액중의 알카리성분의 농도가 50중량%이상에서는, 에칭시에 에칭속도는 급격히 느려지고, 이에따라 알카리에칭의 선택성 영향을 적게할 수 있기 때문이다. 이에 의해, 균일한 에칭이 가능하게 되고 웨이퍼의 표면거칠기의 개선을 꾀할 수 있으며, 또한 피트 크기등도 작게 할 수가 있다.
그렇지만 일반적으로, 알카리수용액중의 알카리성분이 55.0중량%를 초과하면 에칭조중에서 알카리성분의 석출이 일어나는 일이 있다. 본 발명은, 고농도의 알카리수용액을 알카리성분을 석출시킴이 없이 용액상태로 유지하는 것이 중요하다. 이를 위하여 알카리수용액의 액온도를 80℃이상, 특히, 80~300℃범위내로 제어하여 에칭을 행하는 것이 바람직하며, 이에 의해 알카리수용액은 알카리성분을 석출시킴이 없이 고농도 용액상태를 유지한채로 에칭을 행할 수가 있다. 이때, 알카리수용액의 농도가 높을수록 고온으로 할 필요가 있지만, 취급용이성등을 고려하여 알카리수용액의 온도는 90℃이하로 하는 것이 바람직하다.
또한 알카리수용액중의 알카리성분의 농도는 80중량%, 90중량%로 높게하면 높게 할수록 발생하는 피트의 크기가 작아지게 되어 바람직하다. 그렇지만 예로서 알카리수용액의 액온도를 80~300℃의 범위내로 제어되더라도 알카리수용액의 알카리성분의 농도가 너무 높으면, 알카리수용액중의 농도 불균일이 커지게 되거나, 또한 알카리성분의 결정화를 일으키는등의 문제가 발생할 가능성이 있다. 따라서 알 카리수용액의 알카리성분의 농도는 농도 불균일을 관리하기 쉬운 70중량%이하로 하는 것이 바람직하다.
현재, 상기와 같은 알카리성분이 고농도인 알카리수용액은 시판되고 있지 않다. 이때문에, 시판되고 있는 고순도의 알카리 과립(顆粒)이나 저농도의 알카리수용액을 이용하고, 이를 먼저 에칭조에서 수분을 증발시켜 고농도로 농축한후 알카리에칭액으로 이용할 수 있다.
또한 본 발명의 에칭액으로 이용될 수 있는 알카리성분은 실리콘을 에칭하는 것이 가능하면 특히 제한되는 것은 아니지만, 에칭능력의 점에서 수산화나트륨, 수산화칼륨등의 알카리금속의 수산화물이 바람직하며, 특히 수산화나트륨이 바람직하다. 또한 본 발명에서는 이러한 알카리성분을 단독으로 사용해도 좋고, 또한 복수의 알카리성분을 혼합하여 사용해도 좋다. 예컨데, 수산화나트륨과 수산화칼륨을 혼합하여 이용하여도 좋으며, 수산하나트륨 단독으로 사용하여도 좋다.
또한 본 발명의 에칭방법으로 에칭제거되는 실리콘 웨이퍼의 제거두께(에칭대(代))는, 래핑공정 이전의 공정에서 받은 가공왜를 제거할 수 있는 최소한도의 두께라면 되며, 특히 제한되는 것은 아니지만 제거할 필요가 있는 가공왜의 침입깊이 편차를 고려하면 양면에서 15~40㎛의 범위로 된다.
이 실리콘 웨이퍼의 제거두께는 주로 실리콘 웨이퍼를 에칭액으로 침적하는 시간을 조정함으로써 제어된다. 또한 역으로 실리콘 웨이퍼의 침적시간은 상기 에칭대와 에칭액 농도와의 관계에서 설정되는 것이며, 에칭대가 15~40㎛의 범위내로 되는 시간으로 설정되는 것이 바람직하다. 통상은 5~60분 정도이다.
더욱이, 실리콘 웨이퍼를 에칭액으로 침적할때, 균일하게 에칭되도록 웨이퍼를 요동등을 시키거나 에칭액에 초음파등을 인가하는등의 종래 행하고 있는 방법을 본 발명에서 임의로 합하여 행할 수 있다.
이상과 같은 본 발명의 실리콘 웨이퍼 제조방법에 의해 표면거칠기가 크게 저감되고, 또한 양호한 평탄도를 갖는 실리콘 웨이퍼를 제공할 수 있다.
이하, 본 발명의 실리콘 웨이퍼에 대하여 도면을 참조하여 설명한다.
본 발명의 실리콘 웨이퍼는 양면에 에칭면을 가지고 있으며, 이 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 다레의 절대치가 0.2㎛이하인 것에 특징을 가지며, 나아가 에칭면의 웨이퍼 외주부에 있어서 하네의 절대치도 0.2㎛이하로 되는 것이다.
여기에서, 실리콘 웨이퍼의 하네, 다레 및 우네리에 대하여 도면을 참조하면서 설명한다. 도 8에 실리콘 웨이퍼W 형상의 단면모식도를 나타내며, 도 9에는 실리콘 웨이퍼W의 하나의 주표면(웨이퍼표면)에서의 두께변위를 모식적으로 표시한 그래프를 나타낸다.
도 8에 나타난 바와 같이, 일반적으로 웨이퍼W의 외주단Wo 근방에는 웨이퍼의 깨짐을 방지하기 위하여 상술한 면취가공으로 면취부Wm이 형성되어 있다. 통상, 실리콘 웨이퍼의 형상을 평가하는 경우는, 이 면취부Wm은 무시하여 평가하는 것이며, 측정대상외로 되어 있다. 본 발명에서는 면취부(面取部)를 포함한 웨이퍼 외주단(外周端)에서 부터 1mm이내의 영역을 측정대상외로서 제외하여 평가를 행한 것이다.
실리콘 웨이퍼의 하네 및 다레를 측정하기 위하여, 먼저, 예컨데 정전용량식 플랏트니스(flatness) 측정기를 이용하여 측정영역내 웨이퍼전면의 두께를 측정하고, 그로부터 웨이퍼면의 두께변위를 산출한다. 즉, 도 9에 나타난 바와 같은 웨이퍼 외주부 보다 내측의 광범위한 영역인 웨이퍼 중심측 두께변위로부터 기준면S를 작성한다. 또한 도 9에서 Wc는 웨이퍼중심위치, We는 측정대상영역의 최외주위치를 나타내는 웨이퍼 에지부, X는 웨이퍼 중심측 영역과 웨이퍼 외주부와의 경계선을 나타내며, 본 발명에서는 이 X위치는 이용되는 실리콘 웨이퍼에 따라 임의이기 때문에 본 발명은 이에 제한되는 것은 아니다.
기준면S를 작성한후 도 9에 나타난 바와 같이, 구해진 기준면S를 웨이퍼 외주부까지 외삽하고, 기준면S에 대한 웨이퍼 외주부 형상의 두께차이를 구한다. 그리고 이때의 기준면S에 대한 웨이퍼 외주부형상의 두께차의 최대치를 하네(A)라 하고, 최소치를 다레(B)로 정의한다. 또한 웨이퍼의 중심측 영역에서의 두께의 편차 б를 우네리(C)라고 정의한다.
본 발명의 실리콘 웨이퍼는 상술한 바와 같이, 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 다레의 절대치가 0.2㎛이하로 되며, 나아가 하네의 절대치도 0.2㎛이하로 할 수가 있다. 따라서 웨이퍼 외주부까지 고평탄도가 유지된 디바이스 제작가능한 유효영역이 넓은 고품질의 실리콘 웨이퍼로 할 수 있다.
또한 이러한 본 발명의 실리콘 웨이퍼는 에칭면의 우네리 평균치가 0.04㎛이하를 나타내며, 웨이퍼의 중심측 영역에서 아주 고평탄도의 웨이퍼로 된다.
더욱이, 실리콘 웨이퍼의 면방위가 (100)일때 알카리에칭을 행하면 그 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치 피트가 형성되지만, 본 발명의 실리콘 웨이퍼에는 이 에치피트 크기의 평균치가 7㎛이하, 나아가 6㎛이하로 작은 것으로 된다. 또한 에칭면을 약간 연마하여 사용하는 경우도 있지만, 예컨데 0.5㎛정도의 연마대에서는 각 에치피트 크기자체는 어느정도 작게되는 방향으로 이동하고, 부분적으로는 에치피트가 소멸하는 경우도 있다. 한편, 종래의 실리콘 웨이퍼에서는 예컨데, 알카리에칭과 산에칭을 조합한 에칭방법을 이용하여 에치피트 크기를 작게한 경우에도 그 크기의 평균치는 7㎛정도였다. 즉, 본 발명에 의하면, 에치피트 크기를 종래와 동일한 레벨, 또는 종래보다도 더 작게 할 수 있다. 따라서 본 발명의 실리콘 웨이퍼는 에칭면의 평탄성이 아주 우수한 웨이퍼로 된다. 이때문에, 예컨데, 웨이퍼의 에칭면을 드라이 에칭등을 행한 경우의 쳐크면으로서 사용하는 경우, 종래에는 에치피트의 크기가 커지므로 웨이퍼를 쳐킹할때 쳐킹불량이 발생하기 쉬운 문제가 있었지만, 본 발명과 같은 에치피트 크기가 작은 에칭면을 쳐크면으로 사용하면 쳐킹부량을 대폭적으로 저감할 수 있다.
또한 상술한 바와 같이, 실리콘 웨이퍼가 저저항율의 경우, 일반적으로 에치피트 크기는 작게되기 어렵다. 그렇지만 본 발명에 의하면 실리콘 웨이퍼가 p형으로 0.01Ω·cm이하의 저저항율을 나타내는 것에서도 에칭면에 형성되는 에치피트 크기의 평균치를 8㎛이하, 나아가 7㎛이하로 할 수 있다. 따라서 상기 쳐킹부량을 저감하는 효과가 얻어짐은 물론이고, 이러한 저저항율의 실리콘 웨이퍼는 에피텍셜 성장된 경우에 게터링능력을 갖는 에피텍셜 웨이퍼로 할 수 있기 때문에, 본 발명 의 실리콘 웨이퍼를 에피텍셜 성장용 고품질의 기판으로 유익하게 이용할 수 있다.
또한 본 발명에 의하면, 상기 양면에 에칭면을 갖는 실리콘 웨이퍼의 적어도 하나의 에칭면을 경면연마한 실리콘 웨이퍼가 제공된다. 상술한 바와 같은 에칭피트 크기가 작고, 웨이퍼 외주부까지 평탄한 에칭면을 양면에 갖는 실리콘 웨이퍼의 적어도 하나의 면을 경면연마하여 얻어진 실리콘 웨이퍼에서는 평턴도 및 표면거칠기가 우수하고, 나아가 나노포토그래피의 레벨이 극히 높은 경면연마 실리콘 웨이퍼로 된다.
더욱이, 여기에서 말하는 나노포토그래피(나노포토로지라고도 일컬어진다)는 파장이 0.1mm에서 부터 10mm정도에서 진폭이 수 nm에서 부터 100nm 정도의 凹凸이며, 그 평가법으로서는 한변이 0.1mm에서 부터 10mm정도의 정방형, 또는 직경이 0.1mm에서 부터 10mm정도의 원형의 블록범위(이 범위는 WINDOW SIZE등이라 칭해진다)의 영역에서 웨이퍼 표면만의 凹凸 고저차이P-V치: peak to valley)를 평가한다. 이 P-V치는 Nanotopography Height등으로 불리워진다. 나노토포그래피로서는 평가된 웨이퍼면내에 존재하는 凹凸의 최대치가 작은 것이 요망되고 있다. 통상은 10mm의 정방형에서 복수의 블록범위를 측정하여 이들의 P-V치의 최대치를 평가하고, 이 최대치가 60nm이하이면 양호라 되며, 그 값이 작으면 작을수록 보다 품질이 우수한 웨이퍼로 평가된다.
더욱이, 이러한 본 발명의 경면연마 실리콘 웨이퍼는 경면연마면의 웨이퍼 외주단에서부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 다레의 절대치가 0.5㎛이하로 되는 것이며, 나아가 하네의 절대치도 0.07㎛이하로 되는 것으로 할 수 있다. 따라서 웨이퍼 외주단 근방까지 아주 고평탄도의 경면연마 실리콘 웨이퍼로 된다.
그리고 이러한 본 발명의 경면연마 실리콘 웨이퍼를 이용하여 그 경면연마면측에 절연막과 SOI층이 순차적으로 적층된 SOI구조를 형성하도록 웨이퍼를 처리함으로써 웨이퍼 외주단 근방까지 디바이스 제작이 가능하게 되는 고품질의 SOI 웨이퍼로 할 수 있다.
이때, 실리콘 웨이퍼의 경면연마면측에 SOI구조를 형성하는 방법은 특히 한정되는 것은 아니며, 예컨데, 종래 행하여지고 있는 첩합법(貼合法)이나 SIMOX법등을 이용하여 SOI 웨이퍼를 제작할 수 있다. 예컨데, 본 발명의 실리콘 웨이퍼를 이용하여 첩합법(貼合法)의 하나인 이온주입박리법(스마트캇트(등록상표) 법으로 불리운다. 일본국 특허제3048201호공보참조)으로 SOI 웨이퍼를 제작함으로써, 웨이퍼끼리 첩합(貼合)시에 웨이퍼 외주부에서 미결합으로 되는 미결합영역의 폭을 극히 작게하고, 웨이퍼 외주단 근방까지 SOI층을 갖는 고품질의 SOI 웨이퍼로 할 수 있다.
또한 본 발명의 경면연마 실리콘 웨이퍼에 SIMOX법을 이용함으로써 SOI웨이퍼를 제작하여도 된다. SIMOX(Separation by implanted oxygen)법은 경면연마 웨이퍼의 경면측에서 부터 산소이온을 주입하여 산소이온주입층을 형성하고, 고온의 열처리로 그 산소이온주입층을 실리콘산화막(매입산화막)으로 변화시키는 방법이다. 이러한 SIMOX법을 이용하여 제작된 SOI웨이퍼는 SOI층표면이 산소이온주입전 경면연마웨이퍼의 경면연마면에서의 평탄성이 거의 유지되는 특징이 있다. 따라서 본 발명의 경면연마 실리콘 웨이퍼를 이용하여 SIMOX법으로 제작된 SOI웨이퍼에서는 SOI층 표면이 웨이퍼 중심측 뿐만 아니라, 외주단 근방까지 높은 평탄성을 가지기 때문에 디바이스 제작이 가능한 유효영역이 넓은 SOI 웨이퍼로 할 수 있다.
또한 본 발명은, 적어도 하나의 주표면에 에칭면을 갖는 실리콘 웨이퍼에 있어서, 그 실리콘 웨이퍼의 면방위가 (100)이고, 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트를 가지며, 이 에치피트 크기의 평균치가 6㎛이하인 점을 특징으로 하는 실리콘 웨이퍼를 제공할 수 있다.
더욱이, 본 발명은 적어도 하나의 주표면에 에칭면을 가지며, 도전형이 p형으로 저항율이 0.01Ω·cm이하인 실리콘 웨이퍼에서, 그 실리콘 웨이퍼의 면방위가 (100)이고, 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트를 가지며, 그 에치피트 크기의 평균치가 7㎛이하인 것을 특징으로 하는 실리콘 웨이퍼를 제공할 수 있다.
이와 같이, 본 발명의 실리콘 웨이퍼는 에칭면에 형성되는 에치피트 크기가 종래에는 얻을 수 없었던 극히 작은 것으로 할 수가 있다. 따라서 이러한 에치피트가 작은 에칭면을 드라이 에칭등을 행한 경우의 쳐크면으로 사용하면, 종래 문제시되었던 쳐킹불량을 대폭적으로 저감할 수 있다. 더욱이, 이 에칭면을 연마함으로써 에치피트를 용이하게 제거할 수 있으므로, 나노토포그래피로 우수한 고품질의 실리콘 웨이퍼로 할 수가 있으며, 연마에 따른 연마대를 저감할 수 있으므로 생산성을 향상시키는 것도 가능하다.
나아가, 본 발명의 실리콘 웨이퍼는 저항율이 0.01Ω·cm이하로 낮아도 에치 피트 크기의 평균치가 7㎛이하로 작기때문에 고품질의 에피텍셜용 기판으로서 유효허게 이용할 수 있다.
또한 본 발명의 실리콘 웨이퍼는 에칭면의 우네리 평균치가 0.04㎛이하를 나타내는 것이며, 웨이퍼 중심측 영역에서도 고평탄도의 웨이퍼로 된다.
그리고 이러한 본 발명의 실리콘 웨이퍼는 에칭면 반대측의 주표면을 경면연마면인 것으로 할 수 있으며, 이 실리콘 웨이퍼의 경면연마면측에, 첩합법(貼合法이나 SIMOX법등으로 절연막과 SOI층을 순차적층된 SOI구조를 형성함으로써 용이하게 SOI웨이퍼로 할 수가 있다. 이러한 SOI 웨이퍼에서는 에칭면의 에치피트 크기가 상기와 같이 아주 작은 것으로 되기 때문에, 쳐킹불량을 대폭적으로 저감할 수 있는 아주 고품질의 SOI 웨이퍼로 된다.
이하, 실시예 및 비교예를 제시하여 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이에 제한되는 것은 아니다.
(실시예 1~3 및 비교예 1~5)
먼저, 직경 200mm(8인치), 저항율이 약 8~10Ω·cm의 p형 단결정 잉곳을 쵸크랄스키법으로 제작하였다. 얻어진 잉곳을 도 1에 나타낸 공정에 따라 와이어 사로 절단하고, 주변부를 면취가공한 실리콘 웨이퍼를 마련하였다.
다음으로 래핑공정에서 상기 마련된 실리콘 웨이퍼에 래핑을 실시하였다.
이 래핑에서는 도 5에 나타낸 래핑장치를 이용하였다. 또한 유리저립으로서 주식회사 마즈미인코프레이티드 제조의 연마재인 FO저립 ＃1500과 FO저립 ＃1200의 2종류의 FO저립을 이용하고, 노즐로부터 1.51/min으로 공급하면서 래핑을 행하였다. 래핑 가공량(取代)는 대략 실리콘 웨이퍼 양면에서 70㎛였다. 이러한 가공을 실시하여 2종류의 랩트(wrapped) 웨이퍼를 얻었다.
이어, 수산화나트륨시약록 1급, 관동화학제 과립을 이용하여, 농도 50.0, 55.0 및 58.6중량%의 3가지 수준의 수산화나트륨수용액을 각각 조제하여 알카리에칭액으로 하였다. 이러한 농도를 달리하는 수산화나트륨수용액을 각각 에칭조에 채우고 가열하여 80℃로 승온하였다. 승온후, 80℃로 유지된 에칭조에 상기 래핑을 실시한 2종류의 랩트 웨이퍼를 침적시켜 에칭을 행하고, 제조조건을 달리하는 6종류의 웨이퍼를 제작하였다. 이때 각 웨이퍼의 에칭대(代)는 웨이퍼 양면에서 20㎛였다. 또한 비교를 위하여 FO저립 ＃1200과 ＃1500을 유리저립으로 이용하여 래핑을 행하고, 그후 알카리농도가 48.0중량%의 알카리수용액으로 에칭을 행한 웨이퍼를 제작하였다.
제작된 웨이퍼에 대하여 촉침식 표면거칠기 측정장치인 SURFCOM(상품명, 동경정밀사제)를 이용하여 웨이퍼 표면거칠기를 측정하였다. 이하, 표 1에 각 웨이퍼의 제조조건과 표면거칠기 결과를 나타낸다.
유리저립 알카리농도(중량%) 표면거칠기(㎛)
실시예1 FO＃1500 50.0 0.20
실시예2 FO＃1500 55.0 0.19
실시예3 FO＃1500 58.6 0.20
비교예1 FO＃1200 50.0 0.26
비교예2 FO＃1200 55.0 0.25
비교예3 FO＃1200 58.6 0.26
비교예4 FO＃1200 48.0 0.30
비교예5 FO＃1500 48.0 0.28
이 결과로부터 알 수 있는 바와 같이, 알카리농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행함으로써 0.26㎛이하의 표면거칠기의 실리콘 웨이퍼를 얻을 수 있다. 더욱이, 유리저립의 입도차이에 의한 표면거칠기 차이를 비교해 보면, FO저립 ＃1500을 이용하여 래핑을 행함으로써 에칭후의 표면거칠기를 0.20㎛이하로 억제할 수 있다. 이는 알카리에칭과 산에치을 조합하여 행한 경우의 표면거칠기와 동등 레벨이상의 값이다.
다음으로, 에칭후의 실시예 1~3 및 비교예 1~3의 각 실리콘 웨이퍼 표면에 발생된 피트의 크기를 관찰하였다. 그 결과를 도 2의 (a)~(f)에 나타내었다. 이들은 광학현미경으로 웨이퍼 표면상태를 관찰한 관찰도이지만, 어느 웨이퍼에도 4변이 <110>에 따른 약(略)정방형상의 개구부를 이루는 4각형의 피트가 관찰되었다. 이 피트는 일반적으로 얕거나 작게될수록 폴리싱공정에서 제거하는 것이 용이하므로 바람직하다. 실시예 및 비교예의 각 웨이퍼를 비교하면, 실시예쪽이 피트가 얕고, 또한 알카리농도가 진할수록 피트 크기는 작게되는 것을 알 수 있다.
다음으로, FO저립 ＃1500으로 래핑을 행하고, 알카리농도가 55.0중량%의 알카리수용액으로 에칭을 행한 실리콘 웨이퍼(실시예 2)에 폴리싱가공을 행하였다.
폴리싱공정에서 이용하는 장치 및 연마조건은 특히 제한되는 것은 아니지만, 예컨데, 도 6에 나타낸 연마장치(10)을 이용함으로써 행할 수 있다. 먼저, 가공면을 하방으로 향하게 웨이퍼(13)을 회전축을 갖는 연마베드(11)에 유지하고, 연마포(12)가 첩착(貼着)된 정반(14: 연마정반)에 웨이퍼를 압하한다. 이어, 연마포상에 연마제를 공급하면서, 웨이퍼(13)과 정반(14)를 회전시켜 웨이퍼를 정반상에서 습동시킴으로써 웨이퍼가 연마된다.
연마는 복수단(複數段)으로 실시되는 것이 일반적이다. 연마대(硏磨代) 및 웨이퍼 외주 다레등의 평탄도의 면에서는 초기 연마(1차연마)에서 대부분 결정된다. 통상, 극히 미세한 凹凸(표면거칠기나 헤이즈)의 개선을 위해, 연마포의 경도나 공급하는 연마제를 교체하면서 연마가 되풀이된다(소위 2차연마, 마무리연마).
에칭공정후의 실리콘 웨이퍼의 표면거칠기가 작으면, 1차연마에서의 연마대를 적게 할 수 있으며, 이에따라 웨이퍼 외주부의 다레를 방지할 수 있어 보다 고평탄도의 웨이퍼를 제조할 수 있다.
이번의 폴리싱공정에 있어서는 1차연마에 이용하는 저립으로서 콜로이달 실리카를 함유한 알카리용액(pH=10.5정도)를 연마제로서 사용하였다.
실시예 2의 실리콘 웨이퍼에 연마공정을 행한 결과, 약 10㎛의 연마대(硏磨代)로 경면웨이퍼를 얻었다. 이 연마대 값은 종래의 실리콘 웨이퍼의 제조방법에 의한 연마공정의 연마대(약 12㎛)에 비해 적으며, 본 발명으로 연마대가 저감된 것을 알 수 있다. 이어, 얻어진 경면웨이퍼의 GBIR(Global Back Ideal Range)치를 복수매 측정하고 그 평균 GBIR치를 구하여 웨이퍼의 평탄도를 평가하였다.
GBIR은 일반적으로 웨이퍼면내에 하나의 기준면을 가지며, 이 기준면에 대한 최대, 최소의 위치변위의 폭으로 정의되며, 종래부터 관례적인 방법인 TTV(전두께 편차)에 상당하는 값이다. 이번의 평탄도 측정에는 ADE사 제(製)의 정정용량형 플랫트니스 측정기, 울트라게이지 9900를 이용하여, 웨이퍼 주변 2mm를 제외한 조건에서 측정을 행하였다.
그 결과, 얻어진 경면웨이퍼의 평균 GBIR치는 0.7㎛정도이며, 극히 고평탄도의 웨이퍼였다. 또한 본 발명으로 얻어진 실리콘 웨이퍼의 조감도를 도 3에 나타낸었다.
(비교예 6)
상술한 면취공정까지 실시된 실리콘 웨이퍼를 마련하고, 이 웨이퍼에 FO저립 ＃1500으로 래핑을 행하고, 에칭후의 표면거칠기가 아주 양호한 알카리에칭과 산에칭을 조합한 에칭방법으로 에칭을 행한후, 상기 실시예 2에서 행한 폴리싱공정과 동일한 공정을 웨이퍼에 실시하고, 얻어진 웨이퍼의 평탄도를 측정하였다. 이때, 에칭은 48중량%의 수산화나트륨수용액으로 알카리에칭을 20㎛, 및 불산, 질산, 초산의 혼합산으로 산에칭을 10㎛ 행하였다. 그 결과 웨이퍼연마후의 평탄도는 평균 GBIR치로 1.40㎛정도였다. 얻어진 웨이퍼의 조감도를 도 4에 나타낸다.
이상과 같이 본 발명에 의하면, 저립 입자의 최대경이 21㎛이하에서 평균입경이 8.5㎛이하인 것을 이용하여 래핑을 행하고, 또한 알카리성분의 농도가 50중량%이상의 고농도의 알카리수용액을 이용하여 에칭을 행함으로써, 종래 행하고 있는 표면거칠기가 작은 알카리에칭과 산에칭을 조합한 에칭과 비교하여 동등이상 의 표면거칠기를 갖는 것을 극히 고평탄도로 얻을 수 있었다. 즉, 본 발명에 의하면, 복수의 에칭공정을 행함이 없이 간편한 방법으로 표면거칠기가 저감되어 양호한 평탄도를 갖는 실리콘 웨이퍼를 제작할 수 있다.
(실시예 4 및 비교예 7,8)
직경 200mm, p형으로 저항율이 약 10Ω·cm의 실리콘 단결정잉곳을 쵸크랄스키법으로 제작한후, 상기 실시예 2와 동일한 가공조건(유리저립이 FO＃1500, NaOH농도가 55.0중량%)으로 실리콘 웨이퍼를 제작하였다(실시예 4). 그후, 이 실리콘 웨이퍼에 대하여, 그 표면형상특성을 나타내는 하네, 다레, 우네리의 3가지 파라메터를 측정하였다. 그 측정결과를 도 10에 나타내었다. 여기에서, 웨이퍼의 하네, 다레, 우네리의 구체적인 측정방법에 대하여 설명한다.
먼저, 웨이퍼의 하네 및 다레를 측정하기 위하여, 측정대상인 직경 200mm의 실리콘 웨이퍼를 정전용량식 플랫트니스 측정기(ADE사제 울트라게이지 9900)로 0.95mm 간격으로 평가영역으로 되는 웨이퍼면(면취부를 포함하는 웨이퍼 외주단에서부터 1mm이내의 영역을 제외한)의 웨이퍼두께를 측정하고, 측정된 웨이퍼 두께를 순차 기억한다. 이 기억된 웨이퍼 두께에 의해, 도 9에 나타난 바와 같은 웨이퍼 중심위치Wc로부터 웨이퍼 에지부We까지(웨이퍼의 중심측 영역 및 웨이퍼 외주부)의 두께 변위를 읽고, 읽혀진 두께변위중 웨이퍼중심위치Wc로 부터 경계선 X까지(웨이퍼 중심위치 ~ 반경 70mm의 위치)의 두께변위를 이용하여, 최소이승법(最小二乘法)으로 기준법을 산출한다. 이어, 웨이퍼 외주부에 있어서, 기준면(가상적인 두께)에 대한 웨이퍼 외주부형상의 두께차이를 해석하고, 그 최대치 및 최소치의 절대치를 산출한다. 그리고 이러한 최대치 및 최소치의 절대치 산출을 실리콘 웨이퍼의 중심에서 부터 방사상으로 400번 행하여, 얻어진 최대치의 평균치를 하네라 하고 최소치의 평균치를 다레로 측정하였다.
또한 한편, 웨이퍼의 우네리를 측정하기 위하여, (주)소판연구소제 만능표면형상측정기(SE-3F형)를 이용하여 실리콘 웨이퍼 표면의 중심측 영역(웨이퍼 중심위치 ~ 반경 70mm의 위치)을 촉침으로 빗질하여, 미세한 표면거칠기 성분을 제외한 형상성분만을 측정한다. 이때, 도 18에 나타난 바와 같이, 측정개시지점으로 되는 웨이퍼의 중심위치에서의 두께변위와 측정종료지점으로 되는 반경 70mm의 위치에서의 두께변위가 동일한 크기가 되도록 일치시켜 원점으로 하고, 2mm간격으로 원점에서부터 두께 변위량의 절대치 Y1에서 부터 Y34를 측정하여 그 평균치Y를 우네리의 평균치로 하여 산출하였다.
비교예 7로서, 실시예 4와 동일한 조건에서 실리콘 단결정 잉곳을 제작한후, 래핑을 FO＃1200의 유리저립을 이용하여 행하고, 이어, 에칭을 먼저, 50.0중량%의 수산화나트륨수용액을 이용하여 양면(兩面)에서 4㎛의 가공량으로 행하고, 계속하여, 50중량% 불산: 70중량% 질산: 99중량% 초산= 1:2:1(용량비)로 이루어지는 혼합산으로 양면에서 20㎛ 가공량으로 행하였다. 그 이외의 가공조건에 대해서는 실시예 4와 동일란 조건으로 실리콘 웨이퍼를 제작하였다. 그후, 이 실리콘 웨이퍼에 대하여 그 표면형상특성을 나타내는 하네, 다레, 우네리의 3가지 파라메터를 상기 제시된 방법으로 측정하였다. 그 측정결과를 도 10에 나타내었다.
비교예 8로서, 실시예 4와 동일한 조건으로 실리콘 단결정잉곳을 제작한후, 래핑을 FO＃1200의 유리저립을 이용하여 행하고, 이어, 에칭을 먼저, 50.0중량%의 수산화나트륨수용액을 이용하여 양면(兩面)에서 20㎛의 가공량으로 행하고, 계속하여, 50중량% 불산: 70중량% 질산: 99중량% 초산= 1:2:1(용량비)로 이루어지는 혼합산으로 양면에서 10㎛ 가공량으로 행하였다. 그 이외의 가공조건에 대해서는 실시예 4와 동일란 조건으로 실리콘 웨이퍼를 제작하였다. 그후, 이 실리콘 웨이퍼에 대하여 그 표면형상특성을 나타내는 하네, 다레, 우네리의 3가지 파라메터를 상기 제시된 방법으로 측정하였다. 그 측정결과를 도 10에 나타내었다.
도 10에 나타난 바와 같이, 본 발명의 실리콘 웨이퍼(실시예 4)는, 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 하네 및 다레의 절대치(좌종축(左從軸))이 모두 0.2㎛이하의 낮은 값을 나타내며, 웨이퍼 외주단 근방까지 극히 평탄한 실리콘 웨이퍼인 것을 알 수 있다. 또한 우네리의 평균치(우종축(右從軸))는 0.025㎛를 나타내어 웨이퍼 중심측 영역에서도 우수한 평탄성을 가지고 있음을 확인할 수 있다.
이에 대하여, 비교예 7 및 8의 실리콘 웨이퍼에서는, 웨이퍼의 다레의 절대치가 각각 0.89㎛, 0.44㎛로 0.2㎛를 크게 상회하는 값을 나타내며, 웨이퍼의 외주부에 있어서 평탄성이 저하하고 있는 것을 알 수 있다. 또한 비교예 7 및 8의 웨이퍼의 우네리의 평균치는 모두 0.04㎛를 초과하는 값을 나타내며, 본 발명의 실리콘 웨이퍼에 비하여 웨이퍼 중심측 영역에서의 평탄성도 낮았다. 또한 이들 3종류의 웨이퍼 에칭면을 연마대 0.5㎛이하로 약간 연마한후에, 다시한번 다레, 하네, 우네 리를 측정하였더니 도 10과 거의 같은 결과로 되었다.
(실시예 5~13 및 비교예 9,10)
CZ법으로 직경 200mm, 결정방위<100>로, 저항율이 각각 약 10Ω·cm, 0.012Ω·cm, 0.007Ω·cm의 3개의 p형 실리콘 단결정잉곳을 제작하였다. 이어, 이들 각각의 저항율을 갖는 실리콘 단결정잉곳으로 부터 상기 실시예 1~3과 동일한 가공조건으로 실리콘 웨이퍼를 제작하고, 9종류의 웨이퍼를 얻었다(실시예 5~13).
그후, 각 실리콘 웨이퍼의 에칭면인 (100)면에 형성되어 있는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트 크기를 측정하고, 그 평균치를 구하였다. 이때, 에치피트 크기의 측정은 실리콘 웨이퍼를 노치가 앞으로 된 상태로 유지하고, 웨이퍼 중심부근에 있어서 <110>방향으로 인(引)한 직선상에 있는 에치피트의 선방향 길이를 광학현미경(배율 1000배)을 이용하여 관찰함으로써 행하였다. 각 실리콘 웨이퍼의 에치피트 크기의 측정결과를 하기 표 2 및 표 11에 나타내었다.
또한 비교예 9로서 상기 비교예 8과 같은 조건으로 실리콘 웨이퍼를 제작하고, 그 에칭면에 형성된 에치피트 크기를 상기 측정방법으로 측정하였다. 나아가, 비교예 10으로서, 저항율을 약 0.007Ω·cm으로 하는 이외에는 비교예 9와 같은 조건으로 실리콘 웨이퍼를 제작하고, 그 에칭면에 형성된 에치피트 크기를 측정하였다. 이러한 비교예 9 및 10의 측정결과도 표 2 및 도 11에 합하여 나타내었다.
시료 저항율 (Ω·cm) NaOH농도 (wt%) 피트 크기
평균치(㎛) 표준편차(㎛) 측정수:n(개)
실시예5 10 50 6.7 1.92 20
실시예6 55 5.8 1.94 20
실시예7 58.6 4.8 1.84 20
실시예8 0.012 50 7.6 2.63 20
실시예9 55 6.0 1.83 20
실시예10 58.6 4.9 2.00 20
실시예11 0.007 50 11.3 5.87 13
실시예12 55 6.7 2.96 20
실시예13 58.6 6.1 2.32 20
비교예9 10 50 6.5 2.23 15
비교예10 0.007 50 11 5.8 13
도 11에 나타난 바와 같이, 본 발명의 실리콘 웨이퍼는, 종래의 알카리에칭과 산에칭을 조합하여 에칭한 같은 저항율을 갖는 웨이퍼(비교예 9,10)에 비해서도, 에치피트의 크기를 같은 레벨, 또는 그 보다 작은 것으로 할 수 있다.
또한 실시예 5~7 및 실시예 8~10을 각각 비교하면, 에칭시 알카리농도를 높게할수록 에치피트의 크기를 잘게 할 수 있음을 확인할 수 잇으며, 알카리농도를 보다 높게 함으로써, 에치피트 크기의 평균치를 7㎛이하로, 나아가 실시예 6,7,9,10에 나타난 바와 같이, 6㎛이하로 할 수 있다. 이러한 평균치가 6㎛이하로 되는 에치피트의 크기는 종래에는 얻을 수 없는 극히 작은 값이다.
또한 실리콘 웨이퍼의 저항율이 낮아짐에 따라서 에치피트 크기가 커지는 경향이 있는데, 본 발명에 의하면 저항율이 0.01Ω·cm이하로 되는 실시예 11~13의 저저항율의 웨이퍼에서도, 알카리성분을 보다 높게 함으로써 에치피트 크기를 작게할 수 있다. 예컨데, 실시예 12 및 13에 나타난 바와 같이, 본 발명에 의하면 에치피트 크기의 평균치를 7㎛이하로 할 수 있다. 이 평균치가 7㎛이하로 되는 에치피 트 크기는, 종래의 0.01Ω·cm이하의 저저항율을 갖는 실리콘 웨이퍼에서는 얻을 수 없었던 극히 작은 값이다.
다음으로, 실시예 6과 비교예 9의 실리콘 웨이퍼에 대하여 나노토포그래피 평가를 행하였다.
먼저, 각각의 실리콘 웨이퍼의 한쪽 에칭면에 도 6에 나타낸 연마장치를 이용하여 경면연마를 행하였다. 그후, 각각의 웨이퍼의 경면연마면 나노토포그래피를 ADE사제의 CR-83SQM을 이용하여 WINDOW SIZE를 0.5mm×0.5mm 및 10mm×10mm로 된 2종류의 영역에서 측정을 행하였다. 여기에서 행한 나노토포그래피의 측정에는 1측정단위(1픽셀)가 0.2mm×0.2mm이므로 WINDOW SIZE가 0.5mm×0.5mm인 경우, 종횡(縱橫) 각각 3픽셀씩 9픽셀을 측정하고, 그 9픽셀중 최대치-최소치(P-V치)를 센타 픽셀치로 한다. 다음으로, 1픽셀 분량씩 이동시켜 같은 계산을 반복한다. 그리고 이를 웨이퍼 전면에 대하여 행한후, 각 센타 픽셀치를 집계하고, 횡축의 P-V치이상으로 되는 영역의 비를 플롯(plot)하여 그래프를 작성하여 나노토포그래피 평가를 행하였다.
또한 WINDOW SIZE가 10mm×10mm인 경우는, 1 WINDOW내의 픽셀수가 50×50에서 2500픽셀로 되고, 센타 픽셀치가 2500픽셀중의 최대치-최소치(P-V치)로 되는 이외는, 상기의 WINDOW SIZE가 0.5mm×0.5mm의 경우와 동일하게 측정을 행하였다. 실시예 6과 비교예 9의 웨이퍼의 나노토포그래피를 측정한 결과를, WINDOW SIZE가 0.5mm×0.5mm의 경우에 대해서는 도 12에, 또한 10mm×10mm의 경우에 대해서는 도 13에 나타내었다.
도 12 및 13에 나타난 바와 같이, 실시예 6의 실리콘 웨이퍼는, 어떤 WINDOW SIZE의 측정결과에 있어서도 비교예 9의 웨이퍼 보다도 작은 P-V치를 나타내며, 우수한 나노토포그래피를 얻을 수 있는 것을 알 수 있다.
(실시예 14 및 비교예 11)
실시예 14로서, 상기 실시예 6과 동일한 실리콘 웨이퍼를 복수매 마련하였다. 즉, 먼저 CZ법으로 직경 200mm, 결정방위<100>로 저항율이 약 10Ω·cm의 p형 실리콘 단결정잉곳을 제작하고, 얻어진 실리콘 단결정 잉곳에 슬라이스공정과 면취공정을 행한후, FO저립 ＃1500으로 래핑(가공량 70㎛), 알카리농도 55.0중량%의 수산화나트륨으로 에칭(에칭대(代) 20㎛)을 순차적으로 행하여 실리콘 웨이퍼를 제작하였다.
한편, 비교예 11로서, 상기 비교예 8과 같은 실리콘 웨이퍼를 복수매 마련하였다. 즉, 래핑을 FO ＃1200의 유리저립을 이용하여 행하고, 에칭을 먼저 50.0중량%의 수산화나트륨수용액을 이용하여 양면(兩面)에서 20㎛의 가공(取代)을 행하고, 이어, 50중량% 불산: 70중량% 질산 : 99중량%의 초산=1:2:1(용량비)로 이루어진 혼합산으로, 양면에서 10㎛의 가공을 행하였다. 그 이외의 가공조건에 대해서는 실시예 14와 같은 조건으로 하였다.
계속하여, 얻어진 실시예 14 및 비교예 11의 실리콘 웨이퍼를 각각 동일조건으로 경면연마한후, 각각 6매씩 임의로 발취하여 웨이퍼 경면연마면에서의 하네 및 다레를 측정하였다. 하네 및 다레의 측정은 상기 나타낸 측정방법으로 웨이퍼 외주 단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서 행하였다. 도 14에 다레의 크기를 측정한 결과를 나타내었으며, 도 15에 하네의 크기를 측정한 결과를 나타내었다.
도 14로부터 알 수 있는 바와 같이, 본 발명의 경면연마된 실리콘 웨이퍼는, 모두 다레의 절대치가 0.5㎛이하인 것에 대하여, 비교예 11의 웨이퍼는 모두 다레의 절대치가 0.5㎛를 초과하고 있다. 또한 하네에 대해서는, 본 발명의 실리콘 웨이퍼는 모두 하네의 절대치가 0.07㎛이하로 나타나고, 종래 웨이퍼와 동등 레벨 또는 그 보다 작은 값을 나타내었다. 따라서 본 발명의 경면연마 실리콘 웨이퍼는 종래의 웨이퍼에 비하여 웨이퍼 외주부까지의 평탄성이 향상되어 있음을 알 수 있다.
또한 이때, 실시예 14의 실리콘 웨이퍼에 대하여, 경면연마면과는 반대측의 주표면이 되는 에칭면의 에치피트 크기 및 우네리의 평균치를 측정하였다. 그 결과, 에치피트 크기의 평균치는 어는 것이라고 실시예 6과 같은 5.8㎛정도이며, 또한 우네리의 평균치도 0.04㎛이하인 것을 확인하였다.
(실시예 15 및 비교예 12)
실시예 14와 같은 조건에서 제작된 경면연마 실리콘 웨이퍼를 이용하여, 이온주입박리법으로 첩합(貼合) SOI 웨이퍼를 제작하고(실시예 15), 그 SOI 웨이퍼의 외주부에서의 미결합영역의 폭U를 측정하였다. 이하, SOI 웨이퍼의 제작방법을 도 16을 참조하면서 설명한다.
먼저, 본 발명의 경면연마 실리콘 웨이퍼를 64매 마련하고, 그중 32매를 베 이스웨이퍼(21)로 하고, 잔여 32매를 본드웨이퍼(22)로 하였다. 여기에서, 본드웨이퍼(22)는 산화성분위기에서 열처리함으로써 웨이퍼 전면에 약 150mm의 산화막(23)을 형성하고, 그후 경면연마면측에 형성된 산화막을 통하여 수소이온을 가속전압 56keV, 도-즈량 5.5×1016/cm2의 조건으로 이온주입하여, 수소고농도층(이온주입:24층)을 형성하였다.
다음으로, 베이스웨이퍼(21)의 경면연마면과 수소고농도층(24)이 형성된 본드웨이퍼(22)의 경면연마면을 산화막(23)을 매개하여 실온에서 밀착시키고, 그후 500℃, 30분 열처리(박리열처리)를 행하여 수소고농도층을 박리하여 SOI 웨이퍼(26)(실시예 15)와 잔존 웨이퍼(25)를 얻었다.
이와 같이 제작된 32매의 첩합(貼合) SOI 웨이퍼(26)에 대하여, 웨이퍼 외주부에서 미결합으로 되고 있는 미결합영역의 경방향(徑方向)에서의 폭U를 측정하였다. 그 측정결과를 도 17에, 횡축을 각 샘플에서의 미결합영역의 폭U, 종축을 빈도(샘플 매수)로 나타낸 히스토그램으로 나타내었다.
또한 비교를 위해, 비교예 11과 동조건에서 제작된 경면연마 실리콘 웨이퍼를 이용하여, 이온주입박리법으로 첩합(貼合) SOI 웨이퍼를 제작하여(비교예 12), 그 SOI 웨이퍼의 외주부에선의 미결합영역의 폭U을 측정하였다. 그 측정결과도 도 17에 병기하였다.
도 17로부터 알 수 있는 바와 같이, 실시예 15의 첩합(貼合) SOI 웨이퍼는, 비교예 12의 SOI 웨이퍼에 비하여 미결합영역의 폭U가 아주 저감되어 있으며, 웨이 퍼 외주단 근방까지 SOI층을 갖는 고품질의 SOI 웨이퍼로 할 수 있다.
더욱이, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 단순한 예시이며, 본 발명의 특허청구범위에 기재된 기술적사상과 실질적으로 동일한 구성을 가지며, 같은 작용효과를 갖는 것이라면 어느 것이라도 본 발명의 기술적범위에 포함된다.
예컨데, 본 실시예, 비교예에서는 에칭액의 액온도를 80℃에서 실시하였지만, 용액의 안정성등을 고려하면(알카리성분의 석출등이 발생하지 않도록 함에는) 80℃ 보다 고온으로 하면 좋다. 예컨데, 85℃나 90℃로 한다. 또한 에칭액의 농도가 높게되면 다시 액온도를 높게하여 처리하도록 한다. 이와 같이 하여도 상기 실시예와 같거나 또는 그 이상으로 표면거칠기가 저감된 양호한 평탄도를 갖는 웨이퍼를 용이하게 제조할 수 있다.
또한 상기 실시예에서는 수소이온주입박리법으로 SOI 웨이퍼를 제작하는 경우를 예를들어 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 예컨데, 본 발명의 실리콘 웨이퍼를 첩합(貼合)한후에 본드웨이퍼를 연삭이나 에칭등으로 박막화하는 첩합(貼合)법을 이용하여 SOI 웨이퍼를 제작하여도 좋으며, 또한 SIMOX법으로 SOI 웨이퍼를 가능하다는 곳은 말할나위도 없다.

Claims (23)

  1. 적어도 유리저립에 의한 래핑공정, 알카리에칭액에 의한 에칭공정을 갖는 실리콘 웨이퍼 제조방법에 있어서, 상기 래핑공정에서 유리저립으로서 저립입자의 최대경이 21㎛이하로 평균입경이 8.5㎛이하의 것을 이용하여 래핑을 행하고, 그후, 상기 에칭공정에서 알카리에칭액으로서 알카리성분의 농도가 50중량%이상의 알카리수용액을 이용하여 에칭을 행하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  2. 제 1항에 있어서, 상기 알카리수용액의 알카리성분이 수산화나트륨인 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 알카리수용액의 액온도를 80~300℃의 범위내로 제어하여 에칭을 행하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  4. 제 1항 내지 제3항중 어느 한항에 있어서, 상기 유리저립으로서 알루니마계 미분연마재를 이용하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  5. 제 4항에 있어서, 상기 알루미나계 분말연마재가 알루미나질 저립과 지르콘질 저립이 혼합된 인조에메리 연마재인 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  6. 제 1항 내지 제 5항중 어느 한항에 있어서, 상기 알카리수용액의 알카리성분의 농도를 70중량%이하로 하는 것을 특징으로 하는 실리콘 웨이퍼의 제조방법.
  7. 제 1항 내지 제6항중 어느 한항에 기재된 방법으로 제조된 것을 특징으로 하는 실리콘 웨이퍼.
  8. 양면에 에칭면을 갖는 실리콘 웨이퍼에 있어서, 상기 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서, 웨이퍼 중심측 영역의 웨이퍼면 두께변위로부터 구해진 기준면에 대한 웨이퍼 외주형상의 두께차이 최소치(다레)의 절대치가 0.2㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  9. 제 8항에 있어서, 상기 에칭면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에서, 상기 기준면에 대한 웨이퍼 외주부형상의 두께차이 최대치(하네)의 절대치가 0.2㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  10. 제 8항 또는 제 9항에 있어서, 상기 실리콘 웨이퍼의 면방위가 (100)이며, 그 실리콘 웨이퍼의 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치 피트를 가짐을 특징으로 하는 실리콘 웨이퍼.
  11. 제 10항에 있어서, 상기 에치피트 크기의 평균치가 6㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  12. 제 8항 또는 제 9항에 있어서, 상기 실리콘 웨이퍼에서 도전형이 p형, 저항율이 0.01Ω·cm이하, 면방위가 (100)이며, 그 실리콘 웨이퍼의 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치 피트를 가짐을 특징으로 하는 실리콘 웨이퍼.
  13. 제 12항에 있어서, 상기 에치피트 크기의 평균치가 7㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  14. 제 8항 내지 제13항중 어느 한항에 있어서, 상기 에칭면에서의 웨이퍼중심측 영역에서의 웨이퍼면 두께변위 불균일(우네리)의 평균치가 0.04㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  15. 제 8항 내지 제 14항중 어느 한항에 기재된 실리콘 웨이퍼의 적어도 하나의 에칭면이 경면연마한 것임을 특징으로 하는 실리콘 웨이퍼.
  16. 제 15항에 있어서, 상기 실리콘 웨이퍼의 경면연마면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 웨이퍼 중심측영역의 웨이 퍼면 두께변위로부터 구해진 기준면에 대한 웨이퍼 외주부형상의 두께차이 최소치(다레)의 절대치가 0.5㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  17. 제 15항 또는 제 16항에 있어서, 상기 경면연마면의 웨이퍼 외주단에서 부터 1mm이내의 영역을 제외한 웨이퍼 외주부에 있어서, 웨이퍼중심측 영역의 웨이퍼면 두께변위로부터 구해진 기준면에 대한 웨이퍼 외주부형상의 두께차이 최대치(하네)의 절대치가 0.07㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  18. 청구항 제 15항 내지 제 17항중 어느 한항에 기재된 실리콘 웨이퍼의 경면연마면측에, 절연막과 SOI층을 순차적층된 구조를 가지고 있는 것을 특징으로 하는 SOI 웨이퍼.
  19. 적어도 하나의 주표면에 에칭면을 갖는 실리콘 웨이퍼에 있어서, 상기 실리콘 웨이퍼의 면방위가 (100)이며, 상기 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트를 가지며, 그 에치피트 크기의 평균치가 6㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  20. 적어도 하나의 주편에 에칭면을 가지며, 도전형이 P형으로 저항율이 0.01Ω·cm이하인 실리콘 웨이퍼에서, 상기 실리콘 웨이퍼의 면방위가 (100)이며, 상기 에칭면에는 4변이 결정방위<110>에 따른 정방형상의 개구부를 이루는 에치피트를 가지며, 그 에치피트 크기의 평균치가 7㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  21. 제 19항 또는 제 20항에 있어서, 상기 에칭면에서의 웨이퍼중심측 영역에서의 웨이퍼면 두께변위 불균일(우네리)의 평균치가 0.04㎛이하인 것을 특징으로 하는 실리콘 웨이퍼.
  22. 제 19항 내지 제21항중 어느 한 항에 있어서, 상기 에칭면의 반대측 주표면이 경면연마면인 것을 특징으로 하는 실리콘 웨이퍼.
  23. 제 22항에 기재된 실리콘 웨이퍼의 경면연마면측에 절연막과 SOI층이 순차적층된 구조를 가지고 있는 것을 특징으로 하는 SOI 웨이퍼.
KR1020037009963A 2001-11-28 2002-11-25 실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ｓｏｉ웨이퍼 KR20060017676A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001362417 2001-11-28
JPJP-P-2001-00362417 2001-11-28

Publications (1)

Publication Number Publication Date
KR20060017676A true KR20060017676A (ko) 2006-02-27

Family

ID=19172920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037009963A KR20060017676A (ko) 2001-11-28 2002-11-25 실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ｓｏｉ웨이퍼

Country Status (7)

Country Link
US (1) US20040072437A1 (ko)
EP (1) EP1450396A1 (ko)
JP (2) JP2003229392A (ko)
KR (1) KR20060017676A (ko)
CN (1) CN1489783A (ko)
TW (1) TWI256084B (ko)
WO (1) WO2003046968A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4407188B2 (ja) * 2003-07-23 2010-02-03 信越半導体株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JP2005129676A (ja) * 2003-10-23 2005-05-19 Sumitomo Mitsubishi Silicon Corp Ｓｏｉ基板用シリコン基板、ｓｏｉ基板、及びそのｓｏｉ基板の製造方法
JP4273943B2 (ja) * 2003-12-01 2009-06-03 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP2005251266A (ja) * 2004-03-03 2005-09-15 Shin Etsu Chem Co Ltd 磁気記録媒用基板体およびその製造方法
JP4424039B2 (ja) * 2004-04-02 2010-03-03 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
JP4517867B2 (ja) * 2005-01-31 2010-08-04 株式会社Ｓｕｍｃｏ シリコンウェーハ表面形状制御用エッチング液及び該エッチング液を用いたシリコンウェーハの製造方法
US7838387B2 (en) * 2006-01-13 2010-11-23 Sumco Corporation Method for manufacturing SOI wafer
JP5017709B2 (ja) 2006-09-07 2012-09-05 ジルトロニック アクチエンゲゼルシャフト シリコンウェーハのエッチング方法および半導体シリコンウェーハの製造方法
US20080206992A1 (en) * 2006-12-29 2008-08-28 Siltron Inc. Method for manufacturing high flatness silicon wafer
JP5040564B2 (ja) * 2007-09-28 2012-10-03 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP5515253B2 (ja) * 2008-08-07 2014-06-11 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
DE112010001432T5 (de) * 2009-03-31 2012-10-25 Kurita Water Industries, Ltd. Vorrichtung und Verfahren zur Aufbereitung einer Ätzlösung
DE102009025242B4 (de) * 2009-06-17 2013-05-23 Siltronic Ag Verfahren zum beidseitigen chemischen Schleifen einer Halbleiterscheibe
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
TW201249974A (en) * 2011-05-20 2012-12-16 Ohara Kk Method for producing polished product
JP2013115307A (ja) * 2011-11-30 2013-06-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板の製造方法
US8839883B2 (en) 2012-02-13 2014-09-23 Halliburton Energy Services, Inc. Piston tractor system for use in subterranean wells
JP5862492B2 (ja) * 2012-07-09 2016-02-16 信越半導体株式会社 半導体ウェーハの評価方法及び製造方法
JP6001941B2 (ja) * 2012-07-11 2016-10-05 東京応化工業株式会社 積層体形成方法および積層体形成システム
JP6418130B2 (ja) * 2015-10-20 2018-11-07 株式会社Sumco 半導体ウェーハの加工方法
JP6327329B1 (ja) * 2016-12-20 2018-05-23 株式会社Sumco シリコンウェーハの研磨方法およびシリコンウェーハの製造方法
JP6717267B2 (ja) * 2017-07-10 2020-07-01 株式会社Sumco シリコンウェーハの製造方法
KR102287116B1 (ko) * 2017-08-31 2021-08-05 가부시키가이샤 사무코 실리콘 웨이퍼의 양면 연마 방법
KR102060085B1 (ko) 2018-08-20 2019-12-27 에스케이실트론 주식회사 웨이퍼의 결함 영역을 평가하는 방법
JP7103305B2 (ja) * 2019-05-29 2022-07-20 信越半導体株式会社 インゴットの切断方法
JP7306234B2 (ja) * 2019-11-19 2023-07-11 株式会社Sumco ウェーハの研磨方法及びシリコンウェーハ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830706B2 (ja) * 1993-07-24 1998-12-02 信越半導体株式会社 シリコンウエーハのエッチング方法
JP3416855B2 (ja) * 1994-04-15 2003-06-16 株式会社フジミインコーポレーテッド 研磨用組成物および研磨方法
JP3605927B2 (ja) * 1996-02-28 2004-12-22 株式会社神戸製鋼所 ウエハーまたは基板材料の再生方法
MY119304A (en) * 1997-12-11 2005-04-30 Shinetsu Handotai Kk Silicon wafer etching method and silicon wafer etchant
US6454852B2 (en) * 1999-07-14 2002-09-24 Seh America, Inc. High efficiency silicon wafer optimized for advanced semiconductor devices
US6716722B1 (en) * 1999-07-15 2004-04-06 Shin-Etsu Handotai Co., Ltd. Method of producing a bonded wafer and the bonded wafer
US6399499B1 (en) * 1999-09-14 2002-06-04 Jeong Gey Lee Method for fabricating an electrode of a plasma chamber
JP4154683B2 (ja) * 1999-09-30 2008-09-24 株式会社Ｓｕｍｃｏ 高平坦度裏面梨地ウェーハの製造方法および該製造方法に用いられる表面研削裏面ラップ装置
DE19953152C1 (de) * 1999-11-04 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur naßchemischen Oberflächenbehandlung einer Halbleiterscheibe
JP3494102B2 (ja) * 2000-01-26 2004-02-03 信越半導体株式会社 シリコンウエーハ中の金属不純物濃度評価方法
JP2001338899A (ja) * 2000-05-26 2001-12-07 Shin Etsu Handotai Co Ltd 半導体ウエーハの製造方法及び半導体ウエーハ

Also Published As

Publication number Publication date
CN1489783A (zh) 2004-04-14
TW200300465A (en) 2003-06-01
WO2003046968A1 (fr) 2003-06-05
US20040072437A1 (en) 2004-04-15
TWI256084B (en) 2006-06-01
JP2006222453A (ja) 2006-08-24
EP1450396A1 (en) 2004-08-25
JP2003229392A (ja) 2003-08-15

Similar Documents

Publication Publication Date Title
KR20060017676A (ko) 실리콘 웨이퍼의 제조방법, 및 실리콘 웨이퍼와 ｓｏｉ웨이퍼
JP4835069B2 (ja) シリコンウェーハの製造方法
JP5575384B2 (ja) 高表面品質ＧａＮウェーハおよびその製造方法
US7727860B2 (en) Method for manufacturing bonded wafer and outer-peripheral grinding machine of bonded wafer
US6376335B1 (en) Semiconductor wafer manufacturing process
KR20150074176A (ko) 평탄한 SiC 반도체 기판
EP2159826A1 (en) Soi wafer manufacturing method
US8815710B2 (en) Silicon epitaxial wafer and method for production thereof
JP2010034128A (ja) ウェーハの製造方法及び該方法により得られたウェーハ
JPH03295235A (ja) エピタキシャルウェーハの製造方法
US6599760B2 (en) Epitaxial semiconductor wafer manufacturing method
CN110060959B (zh) 贴合晶片的制造方法
JP3888416B2 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
US20050020030A1 (en) Production method for silicon wafer and soi wafer, and soi wafer
TWI771208B (zh) 磷化銦基板、磷化銦基板之製造方法及半導體磊晶晶圓
US6211088B1 (en) Manufacturing method for semiconductor gas-phase epitaxial wafer
TWI781801B (zh) 磷化銦基板、磷化銦基板之製造方法及半導體磊晶晶圓
WO2010016510A1 (ja) 半導体ウェーハの製造方法
US20130149941A1 (en) Method Of Machining Semiconductor Substrate And Apparatus For Machining Semiconductor Substrate
EP0798771A2 (en) Silicon wafer comprising an amorphous silicon layer and method of manufacturing the same by plasma enhanced chemical vapor deposition (PECVD)
JP3932756B2 (ja) シリコンエピタキシャルウェーハの製造方法
JPS6381934A (ja) ウエハおよびその製造方法
JP2010040950A (ja) 半導体ウェーハの製造方法
KR980011977A (ko) 경면 연마 웨이퍼 제조방법
WO2001054178A1 (en) Semiconductor wafer manufacturing process

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid