KR20060005867A - 반도체 패키지 - Google Patents

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Abstract

개시되는 본 발명의 반도체 패키지는 반도체 칩, 배선 패턴이 형성된 회로 기판, 그리고 상기 회로 기판의 개구부를 통해 삽입되며 상기 개구부를 통해 삽입된 부분에 상기 반도체 칩이 놓이는 구조를 가지는 금속 구조물을 포함한다. 반도체 칩이 직접 상기 금속 구조물과 접촉하여 열적 특성이 향상되고 또한 상기 회로 기판이 상기 금속 구조물에 의해서 지지되어 패키지의 기계적 안정성을 높일 수 있다.
반도체 패키지, DMD, PGA 패키지

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
도 2 및 도 3은 도 1의 반도체 패키지의 구성 성분들이 결합되었을 때의 본 발명의 바람직한 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도들이다.
도 4 및 도 5는 각각 도 2 및 도 3에서 I-I선 및 II-II선을 따라 절취했을 때의 반도체 패키지를 개략적으로 보여주는 단면도들이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
도 7은 본 발명의 제 3 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
도 8은 본 발명의 제 4 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이다.
* 도면의 주요 부분에 대한 부호의 설명
11, 61, 71, 81: 회로 기판 13, 63, 73, 83: 금속 구조물
15, 65, 75, 85: 반도체 칩 21: 연결 핀
13a, 63a, 73a, 83a: 상부 (수평) 금속 부재, 또는 지지부
13b, 63b, 73b, 83b: 측벽 금속 부재
13c, 63c, 73c, 83c: 하부 (수평) 금속 부재
13p: 돌출부
본 발명은 반도체 패키지에 관한 것으로서 더욱 상세하게는 기계적 안정성 및 열 특성이 향상된 반도체 패키지에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십 개에서 혹은 수백 개까지 놓일 수 있다. 그러나 칩 그 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없습니다. 또한 칩은 미세한 회로를 담고 있기 때문에 외부의 충격에 쉽게 손상될 수 있다. 이런 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형상을 갖는 반도체 패키지(semiconductor package)를 형성하는 공정이 패키지 공정이다.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, 티씨피(TCP:Tape Carrier Package) 패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 다아이피(DIP:Dual In-line Package), 피지에이(PGA:Pin GridArray) 등이 있고, 표면실장형으로서 대표적인 것은 큐에프피 (QFP:Quad Flat Package), 피엘씨씨(PLCC:Plastic Leaded Chip Carrier), 씨엘씨씨(CLCC:Ceramic Leaded Chip Carrier), 비지에이(BGA:Ball Grid Array) 등이 있다.
통상적인 반도체 패키지에서, 배선 패턴이 형성되고 반도체 칩을 수용할 수 있는 구조를 가진 회로 기판의 반도체 칩 수용부분에 반도체 칩이 놓이고 와이어 본딩을 통해서 반도체 칩이 배선 패턴에 전기적으로 연결된다. 통상적으로 회로 기판은 오가닉 재질(organic material)이 사용되었다. 즉 오가닉 회로 기판 상에 반도체 칩이 부착되었다. 오가닉 재질은 배선 패턴 형성이 아주 용이하고 또한 제조 비용이 저렴하기 때문에 회로 기판으로 널리 사용되고 있다.
하지만, 회로 기판이 오가닉 물질로 형성되고 반도체 칩과 직접 접촉하고 있기 때문에, 반도체 패키지의 열 특성이 저하될 수 있다. 즉, 오가닉 회로 기판이 반도체 칩 및 회로 기판에서 발생되는 고열을 방출하기에 충분하지 않다.
이에 오가닉 재질보다 열 특성이 우수한 세라믹 재질을 회로 기판으로 사용한 패키지가 소개된 바 있다. 하지만, 세라믹 재질 상에 배선 패턴을 형성하는 것은 오가닉 재질 상에 배선 패턴을 형성하는 것에 비해서 높은 제조 비용을 요구한다. 또한, 세라믹 재질 역시 외부의 높은 압력에 취약하여 패키지의 기계적 안정성을 제공하기에 충분하지 않다.
세라믹 재질이 가지는 기계적 안정성과 관련된 문제점을 해결하기 위해 금속 재질로 회로 기판을 사용한 금속 PGA 패키지가 소개된 바 있다. 세라믹 재질이 가지는 기계적 안정성과 관련된 문제점을 해결하기 위해 금속 재질로 회로 기판을 사용한 금속 PGA 패키지가 "METAL PIN GRID ARRAY PACKAGE"라는 명칭하의 미합중국특 허 제5,103,292호에 소개된 바 있다. 동 특허에 따르면, 외부 다른 회로 기판과의 연결을 위한 도전성 핀들에 대응하는 개수만큼의 삽입 구멍들이 회로 기판 아래에 위치한 금속판에 형성되고 또한 개개의 미세한 삽입 구멍에 절연물질이 채워진다. 하지만, 금속판에 도전성 핀들에 대응하는 개수의 미세한 삽입 구멍들을 형성하는 것은 매우 어려워, 공정이 복잡해지고 높은 제조 비용이 소요된다.
따라서, 본 발명은 저비용의 높은 기계적 안정성을 가지는 반도체 패키지를 제공하는 것을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 일 양상에 따른 반도체 패키지는, 배선 패턴이 형성된 회로 기판과 상기 회로 기판을 지지하며 반도체 칩이 놓이는 금속 구조물을 포함한다. 상기 금속 구조물은 하부 금속 부재, 상기 하부 금속 부재의 가장자리에서 각각 수직 방향으로 위쪽으로 연장된 측벽 금속 부재, 그리고 상기 측벽 금속 부재에서 수평 방향으로 연장하여 상기 회로 기판의 일부분을 덮는 상부 금속 부재를 포함한다. 상기 회로 기판은 개구부를 가지며 상기 금속 구조물의 측벽 금속 부재 및 하부 금속 부재에 의한 돌출 구조가 상기 개구부에 삽입되고 상기 금속 구조물의 상부 금속 부재가 상기 회로 기판에 놓여진다.
상기 상부 금속 부재는 상기 회로 기판의 일부분에 놓여 상기 회로 기판의 일부분 (즉, 본딩 영역)을 노출시키며, 상기 반도체 칩이 적절한 본딩 수단, 예컨대, 와이어 본딩에 의해서 상기 회로 기판의 본딩 영역의 배선 패턴에 전기적으로 연결된다. 바람직하게 상기 상부 금속 부재가 상기 회로 기판의 일부분을 덮어 상기 회로 기판의 개구부의 가장자리에 인접한 회로 기판의 일부분을 노출시킨다.
이 같은 본 발명의 반도체 패키지에 따르면, 상기 금속 구조물의 하부 금속 부재는 상기 반도체 칩과 접촉하여 열 특성이 양호한 패키지가 제공된다. 또한 상기 금속 구조물의 상부 금속 부재는 상기 회로 기판과 접촉하고 있어 상기 금속 구조물의 상부 금속 부재가 상기 회로 기판을 지지하여 기계적 안정성이 우수한 반도체 패키지가 제공된다.
뿐만 아니라, 상기 금속 구조물이 상기 회로 기판의 개구부를 통해 상기 회로 기판 위에 놓여지게 되어 (즉, 상기 회로 기판이 상기 금속 구조물 아래에 위치하고 있어) 다른 회로 기판과의 전기적 연결을 위한 도전성 핀들을 위한 삽입 구멍들을 상기 금속 구조물에 형성할 필요 없다. 따라서, 오가닉 재질의 회로 패턴에 용이하게 다른 회로 기판에 연결되는 도전성 연결 수단들, 예컨대, 도전성 연결 핀들, 솔더 볼, 또는 랜드를 형성할 수 있다.
상기 회로 기판은 예컨대 오가닉 재질로 형성되며 따라서, 용이하고 저렴하게 배선 패턴을 형성할 수 있어 반도체 패키지 제조 비용이 감소된다.
상기 반도체 패키지에서, 상기 측벽 금속 부재는 이격된 복수 개의 측벽 금속 부재들로 구성된다. 이때, 상기 상부 금속 부재는 이격된 복수 개의 금속 부재들로 구성되거나 또는 일체로 형성될 수 있다. 상기 상부 금속 부재는 상기 회로 기판의 일부분을 덮는다면 어떠한 형태라도 상관없다. 즉, 상기 금속 부재는 상기 회로 기판의 본딩 영역, 즉, 상기 회로 기판의 개구부에 인접한 회로 기판의 일부 분을 노출시킨다면, 나머지 부분은 모두 덮거나 또는 일부분을 덮을 수 있는 형태를 가질 수 있다.
예컨대, 상기 상부 금속 부재가 이격된 복수 개의 금속 부재들로 구성되면, 상기 회로 기판의 개구부에 인접한 회로 기판 일부분을 포함하여 이격된 금속 부재들 사이의 회로 기판이 노출된다. 한편, 상기 이격된 측벽 금속 부재들에 연결된 상부 금속 부재가 일체로 이루어질 경우, 상기 금속 부재는 상기 회로 기판의 개구부보다 크며 동일한 형상의 개구부를 한정하는 고리 형태를 나타낼 것이다. 따라서, 이 경우 상기 회로 기판의 개구부의 가장자리를 따라 상기 회로 기판의 일부분이 노출되어 상기 본딩 영역을 구성할 것이다.
상기 하부 금속 부재는 상기 반도체 칩을 수용하기 위해서 상기 반도체 칩의 형상과 동일한 형상, 예컨대, 사각 형상을 가지는 것이 바람직하다. 마찬가지로 상기 하부 금속 부재가 삽입되는 상기 회로 기판의 개구부도 사각 형상을 가지는 것이 바람직하다. 한편, 상기 상부 금속 부재가 일체 형으로 형성되는 경우에 있어서, 상기 상부 금속 부재는 내측에 사각 형상의 개구부를 한정하는 사각 고리 형태일 수 있다.
이때, 상기 이격된 측벽 금속 부재들은 상기 상부 금속 부재의 내측에 정의된 사각 형상의 개구부의 마주보는 두 변들에서 연장하여 상기 사각 형상의 하부 금속 부재의 마주보는 두 변들에 연결될 수 있다. 결국 이격된 측벽 금속 부재들은 서로 이격된 두 개의 측벽 금속 부재들로 구성된다.
이와 다르게, 상기 이격된 측벽 금속 부재들은 사각 고리 형태의 상기 상부 금속 부재의 사각 형상의 개구부의 마주보는 두 모서리들 또는 네 모서리들에서 연장하여 상기 사각 형상의 하부 금속 부재의 마주보는 두 모서리들 또는 네 모서리들에 연결될 수 있다. 결국, 이격된 측벽 금속 부재들은 서로 이격된 두 개 또는 네 개의 측벽 금속 부재들로 구성된다.
한편 상기 상부 금속 부재도 이격된 상부 금속 부재들로 구성될 수 있다. 즉, 상기 이격된 측벽 금속 부재들이 두 개의 이격된 측벽 금속 부재들로 구성될 경우, 상기 상부 금속 부재 역시 이격된 두 개의 측벽 금속 부재들에 각각 연결된 두 개의 이격된 상부 금속 부재들로 구성될 수 있다. 마찬가지로 상기 이격된 측벽 금속 부재들이 네 개의 이격된 측벽 금속 부재들로 구성될 경우, 상기 상부 금속 부재도 이격된 네 개의 측벽 금속 부재들에 각각 연결된 이격된 네 개의 상부 금속 부재들로 구성된다.
상기 상부 금속 부재에 접하지 않은 상기 회로 기판의 표면, 즉, 상기 회로 기판의 뒷면에 형성된 배선 패턴에 도전성 핀들, 솔더 볼 또는 랜드가 연결되며 이들이 다른 회로 기판에 전기적으로 연결된다.
상기 금속 구조물의 하부 금속 부재에 방열 부재가 더 부착될 수 있으며, 이에 따라 반도체 패키지의 열 방출 특성이 더욱 향상될 수 있다.
또, 고속 소자용 패키지의 전기적 특성을 확보하기 위해서 상기 회로 기판의 뒷면에 디커플링 캐패시터가 더 형성될 수 있다.
또, 본 발명의 반도체 패키지는 밀봉 절연부재를 더 포함한다. 상기 밀봉 절연부재는 상기 회로 기판 및 상기 반도체 칩을 보호한다. 한편, 상기 밀봉 절연부 재는 상기 반도체 칩의 표면은 덮지 않을 수 있다. 이 경우 상기 반도체 칩은 그 표면 상에 복수 개의 거울들을 포함하며, 이 같은 반도체 칩은 DMD(Digital Micromirror Device) 소자에 해당한다. DMD 소자는 거울반사원리를 이용하여 상(image)을 형성하는 DLP (Digital Light Processing) 기술에 사용된다. 이때, 투명한 캐핑막이 상기 거울들을 보호하도록 적절한 접착제에 의해서 상기 반도체 칩에 부착된다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 양상에 따른 반도체 패키지는 개구부를 가지며 배선 패턴이 형성된 회로 기판과 상기 회로 기판과 접촉하며 반도체 칩이 놓여지는 금속 구조물을 포함한다. 상기 금속 구조물은, 상기 개구부에 인접한 상기 회로 기판의 본딩 영역을 노출시키도록 상기 회로 기판을 덮는 상부 금속 부재와, 상기 반도체 칩이 놓여지며 상기 개구부 내에 자리잡는 하부 금속 부재 및 상기 상부 금속 부재에서 수직 방향으로 연장하여 상기 개구부를 관통하여 상기 하부 금속 부재의 가장자리에 연결된 측벽 금속 부재를 포함한다. 상기 반도체 칩이 와이어 본딩에 의해서 상기 회로 기판의 본딩 영역의 배선 패턴에 서로 전기적으로 연결된다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 양상에 따른 반도체 패키지는 중앙에 사각 형상의 개구부를 가지며 배선 패턴이 형성된 사각 형상의 회로 기판; 상기 개구부에 인접한 회로 기판의 본딩 영역을 노출시키도록 상기 회로 기판에 부착되는 고리 형상의 상부 금속 부재, 상기 반도체 칩이 부착되며 상기 개구부 내에 자리하는 사각 형상의 하부 금속 부재, 및 상기 상부 금속 부재의 내측 과 상기 하부 금속 부재의 가장자리를 연결시키는 측벽 연결 부재를 포함하는 금속 구조물을 포함한다. 상기 반도체 칩과 상기 회로 기판의 본딩 영역이 와이어 본딩에 의해서 서로 전기적으로 연결된다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
도면들에 있어서, 반도체 패키지를 구성하는 성분(component) 또는 부재들(members)은 명확성을 기하기 위하여 다소 과장되어진 것이다. 또한 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 개구부들을 기술하기 위해서 사용되었지만, 이들 개구부가 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 개구부를 다른 개구부와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 개구부로 언급된 개구부가 다른 실시예에서는 제 2 개구부로 언급될 수 도 있다.
이하에서 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 설명을 한다. 본 발명은 반도체 패키지에 관한 것으로서, 특히, DMD 패키지를 일 예로서 설명을 하며 본 발명이 DMD 패키지에만 적용되는 것은 아니며 모든 반도체 패키지에 적용된다는 것은 당업자에 있어서 자명하다.
(실시예 1)
도 1은 본 발명의 바람직한 제 1 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지의 분해 사시도이고, 도 2 및 도 3은 도 1의 구성 성분들이 결합되었을 때의 본 발명의 바람직한 실시예에 따른 반도체 패키지에 대한 개략적인 사시도들이고 도 4 및 도 5는 각각 도 2 및 도 3에서 I-I선 및 II-II선을 따라 절취했을 때의 반도체 패키지를 개략적으로 도시하는 단면도들이다.
먼저, 도 1을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 패키지(10)는 반도체 칩(15), 배선 패턴 (미도시)이 형성된 회로 기판(11), 상기 회로 기판(11)을 기계적으로 지지하며 상기 반도체 칩(11)이 부착되는 금속 구조물(13)을 포함한다. 상기 반도체 칩(15) 상에 복수 개의 거울들(17)이 더 부착 될 수 있으며, 이 같은 반도체 칩은 DMD 소자로서 DLP 기술에 적용된다. 또, DMD 소자의 적용에 있어서, 렌즈와 거울들(17) 사이의 거리 조절을 위해서 상기 금속 구조물(13)의 가장 자리에 다툼(datum)(25)이 형성되어 있다.
상기 회로 기판(11)은 배선 패턴 형성이 용이하고 제조 비용이 저렴한 오가닉(organic) 재질로 형성되며, 바람직하게, 상기 회로 기판(11)의 양면들 (앞면 및 뒷면)에 배선 패턴이 형성되어 있다. 상기 회로 기판(11)에 형성되는 배선 패턴은 상기 반도체 칩(15)의 종류, 적용 분야 등을 고려하여 적절하게 형성되며 이와 같은 배선 패턴의 형성은 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.
상기 회로 기판(11)은 그 중앙에 제 1 개구부(11h)를 구비한다. 바람직하게 상기 회로 기판(11)은 사각 형상을 나타내며 또한 제 1 개구부(11h) 역시 사각 형상을 나타낸다. 결과적으로 상기 회로 기판(11)은 사각 고리 형태를 가진다. 즉 상기 회로 기판(11)의 외측면은 사각 형상을 나타내고 그 내측면에 사각 형상의 제 1 개구부(11h)가 정의된다. 하지만 상기 회로 기판(11) 및 상기 제 1 개구부(11h)의 형상은 다양하게 변경될 수 있다. 예컨대, 상기 회로 기판(11)의 외측면 및 상기 회로 기판(11)의 내측면은 서로 다른 형태를 나타낼 수 있다.
상기 금속 구조물(13)은 상기 회로 기판(11)의 제 1 개구부(11h)에 삽입되는 돌출부(13p) 및 상기 돌출부(13p)에 연결되며 상기 회로 기판(11)에 부착되어 상기 회로 기판(11)에 기계적 안정성을 제공하는 지지부(13a) (또는 상부 수평 금속 부재)를 포함한다. 본 명세서에서 언급되어지는 상부 수평 금속 부재는 지지부가 가리키는 것과 동일한 구성을 가리키는 것으로 이해되어야 한다. 바람직하게, 상기 금속 구조물(13)의 상부 수평 금속 부재(13a)는 사각 형상을 나타내며 사각 형상의 제 2 개구부(13h)를 구비한다. 즉, 상기 상부 수평 금속 부재(13a)는 사각 고리 형태를 나타내며 사각 고리 형상의 상기 회로 기판(11) 보다 더 큰 개구부를 가진다. 상기 상부 수평 금속 부재(13a)의 제 2 개구부(13h)는 상기 회로 기판(11)의 제 1 개구부(11h)보다 크다(a1≥a2, b1＞b2). 상기 금속 구조물(13)의 돌출부(13p)는 상기 상부 수평 금속 부재(13a)의 제 2 개구부(13h)의 마주보는 두 변들의 각각 일부에서 수직 방향으로 연장하는 측벽 금속 부재들(13b) 및 상기 측벽 금속 부재들(13b)로부터 수평 방향으로 연장한 사각 형상의 하부 수평 금속 부재(13c)를 포함한다. 즉, 사각 고리 형태의 상기 상부 수평 금속 부재(13a)의 제 2 개구부(13h)의 마주보는 두 변들의 일부분 및 사각 형상의 상기 하부 수평 금속 부재(13c)의 마주보는 두 변들을 두 개의 측벽 금속 부재들(13b)이 연결시킨다. 따라서, 상기 상부 금속 부재(13a)의 제 2 개구부(13h)의 바닥에는 그것의 크기보다 작은 상기 하부 수평 금속 부재(13c)가 위치하고, 상기 하부 수평 금속 부재(13c)의 양측에 제 3 개구부(13h1) 및 제 4 개구부(13h2)가 정의된다. 상기 돌출부(13p)의 하부 수평 금속 부재(13c)에 상기 반도체 칩(15)이 부착된다.
상기 금속 구조물(13)의 돌출부(13p)가 상기 회로 기판(11)의 제 1 개구부(11h)에 삽입되고 상기 금속 구조물(13)의 상부 수평 금속 부재(13a)가 상기 회로 기판(11)의 앞면에 부착되면, 상기 금속 구조물(13)의 제 3 개구부(13h1) 및 제 4 개구부(13h2)에 의해서 상기 회로 기판(11)의 제 1 개구부(11h)에 인접한, 즉, 상기 제 1 개구부(11h)의 마주보는 두 변들에 인접한 회로 기판의 앞면 일부분(11e) (도면에서 빗금친 부분, 이하에서는 '본딩 영역'이라 칭함)이 노출된다. 상기 금속 구조물(13)의 제 3 개구부(13h1) 및 제 4 개구부(13h2)에 의해 노출된 회로 기판(11)의 본딩 영역(11e)에 형성된 배선 패턴과 상기 반도체 칩(15)이 와이어 본딩 등을 통해서 서로 연결된다. 또, 다른 회로 기판과의 연결을 위한 도전성 구조물들, 예컨대, 연결 핀들(21), 솔더 볼, 또는 랜드 등이 상기 회로 기판(11)에 형성된다.
이제, 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 공정을 도 1 내지 도 5를 참조하여 설명하기로 한다. 응용 분야에 따라 적절하게 반도체 칩(15)을 제조한 후, 도 1에 도시된 바와 같은 회로 기판(11) 및 금속 구조물(13)을 준비한다. 금속 구조물(13)은 잘 알려진 공정, 예컨대, 성형(molding) 공정을 통해서 용이하게 제조될 수 있다. 거울들(17)이 부착된 반도체 칩(15)을 상기 금속 구조물(13)의 하부 수평 금속 부재(13c) 상에 적절한 접착제를 사용하여 부착시킨다. 상기 반도체 칩(17) 상에는 그 응용 분야에 따라서 다양한 구조물들이 부착 될 수 있다. 상기 금속 구조물(13)의 돌출부(13p)를 상기 회로 기판(11)의 제 1 개구부(11h)에 삽입하고 상기 금속 구조물(13)의 상부 수평 금속 부재(13a)를 적절한 접착제를 사용하여 상기 회로 기판(11)의 앞면 상에 부착시킨다. 상기 반도체 칩(15)과 노출된 회로 기판(11) 앞면의 본딩 영역(11e)을 예컨대 와이어 본딩(19)을 통해서 서로 전기적으로 연결시킨다. 상기 와이어 본딩(19)은 상기 반도체 칩(15)과 상기 회로 기판(11)의 제 1 개구부(11h)에 인접하여 노출된 본딩 영역(11e) 사이에 형성된다. 상기 회로 기판(11) 및 상기 반도체 칩(15)을 보호하기 위한 밀봉 절연부재(23)를 형성하기 위해서 에폭시 몰딩 공정을 진행한다. 여기서, DMD 패키지의 경우 상기 반도체 칩(15) 상에 부착된 상기 거울들(17)이 덮이지 않도록 에폭시 몰딩 공정을 진행한다. 또, 거울들(17)을 보호하기 위하여 투명한 재질의 캐핑막(미도시)이 더 부착된다. 반면 상기 반도체 칩(15) 상에 추가적인 구조물이 부착되지 않을 경우, 상기 반도체 칩(15)을 완전히 보호할 필요가 있으며, 이때, 상기 반도체 칩(15) 표면을 덮도록 에폭시 몰딩 공정을 진행한다. 다른 회로 기판(미도시)과의 전기적 연결을 위한 도전성 구조들, 예컨대, 연결 핀들(21)이 상기 회로 기판(11)의 뒷면에 형성된다. 비록 도면에는 도전성 핀들(21)이 도시되어 있으나 상기 도전성 핀들(21) 대신 솔더 볼, 또는 랜드가 사용될 수 있다.
본 발명의 제 1 실시예에 따른 반도체 패키지(10)에 따르면, 도 3 및 도 4에 도시된 바와 같이, 상기 회로 기판(11) 상에 상기 금속 구조물(13)의 상부 수평 금속 부재(13a)가 부착된다. 따라서 상기 반도체 패키지(10)의 기계적 안정성이 확보된다. 한편, 도 3 및 도 4에 도시된 바와 같이 상기 금속 구조물(13)의 하부 수평 금속 부재(13c) 상에 상기 반도체 칩(15)이 부착되어 반도체 패키지(10)의 열 특성이 향상된다. 또한, 종래 금속판을 사용하는 반도체 패키지와 달리 도 3 및 도 4에 도시된 바와 같이, 상기 회로 기판(11)의 뒷면에 형성된 도전성 핀들(21)이 금속 구조물(13)을 관통하지 않는다.
비록 도시되지는 않았지만, 반도체 패키지(10)의 방열 특성을 더 향상시키기 위해서 상기 금속 구조물(13)의 하부 수평 금속 부재(13c)에 방열부재가 더 부착될 수 있다. 또한, 고속 소자용 패키지의 전기적 특성을 확보하기 위해서 디커플링 캐패시터들(미도시)이 상기 회로 기판(11)의 뒷면에 더 형성될 수 있다.
이상에서 설명한 본 발명의 제 1 실시예의 상기 금속 구조물(13)은 변경되어 다양한 구조를 가질 수 있으며 도 6 내지 도 8을 참조하여 본 발명의 다양한 실시예들을 설명을 하기로 한다. 상술한 제 1 실시예에서 상기 금속 구조물(13)은 상하로 서로 이격된 하부 수평 금속 부재(13c)와 상부 수평 금속 부재(13a) 사이를 연결하는 측벽 금속 부재(13b)가 사각 형상의 하부 수평 금속 부재(13c)의 마주보는 두 변들에서 연장하여 상부 수평 금속 부재(13a)의 내측, 즉 제 2 개구부(13h)의 마주보는 두 변들에 연결되는 구조를 나타내었다. 이하에서 설명되어질 여러 실시예들에서는, 상술한 제 1 실시예에서의 하부 수평 금속 부재(13c) 및 회로 기판 (11)의 형태는 그대로 유지한 채로, 하부 수평 금속 부재에서 연장하는 측벽 금속 부재의 위치 또는 개수, 그리고 상부 수평 금속 부재의 형상이 다양하게 변경된다. 하지만 어떠한 경우에라도 상부 수평 금속 부재는 회로 기판의 일부분을 덮는 형태를 가져 회로 기판의 제 1 개구부에 인접한 회로 기판 본딩 영역을 노출시킨다. 이는 반도체 칩과 회로 기판 사이의 와이어 본딩 등을 통한 전기적 연결을 가능하게 하기 위한 것이다. 응용되는 분야에 따라 반도체 칩이 다양하게 제조되며 그에 따라 회로 기판과의 전기적 연결도 다양하게 요구된다. 따라서, 본 발명의 여러 실시예들에서는 금속 구조물의 상부 수평 금속 부재가 다양한 형태를 가져서 결국 그것에 의해 노출되는 회로 기판의 형태가 다양하게 되고 이는 다양한 전기적 연결을 제공하게 된다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예에 따른 반도체 패키지(60)를 구성하는 성분들을 보여주기 위한 반도체 패키지(60)의 분해 사시도이다. 도시된 바와 같이 본 실시예의 반도체 패키지(60)는 사각 형상의 제 1 개구부(61h)를 가지는 사각 형상의 회로 기판(61), 금속 구조물(63) 및 반도체 칩(65)을 포함한다. 본 실시예의 상기 회로 기판(61) 및 상기 반도체 칩(65)은 상술한 제 1 실시예와 동일하다.
본 실시예의 상기 금속 구조물(63)은 상부 수평 금속 부재(63a), 측벽 금속 부재(63b) 및 하부 수평 금속 부재(63c)로 구성된다. 상기 하부 수평 금속 부재(63c) 및 상기 측벽 금속 부재(63b)는 상술한 제 1 실시예와 동일한 구조를 나타낸다. 다만 상기 상부 수평 금속 부재(63a)는 두 개의 측벽 금속 부재들(63b)에 각각 연결되며 서로 이격된 두 개의 판자 형태의 두 개의 상부 수평 금속 부재들(63a)로 구성되어 위에서 보면 'H' 형상을 띤다. 제 1 실시예에서의 상부 수평 금속 부재(13a)가 사각형 고리 형태를 나타내었다. 따라서 본 실시예에서 상기 금속 구조물(63)에 의해 노출되는 상기 회로 기판의 본딩 영역(61e)은 제 1 실시예보다 상대적으로 더 넓다. 따라서 보다 유연성 있게 와이어 본딩 같은 전기적 연결을 형성할 수 있다.
(제 3 실시예)
도 7은 본 발명의 제 3 실시예에 따른 반도체 패키지(70)를 구성하는 성분들을 보여주기 위한 반도체 패키지(70)의 분해 사시도이다. 도시된 바와 같이 본 실시예의 반도체 패키지(70)는 사각 형상의 제 1 개구부(71h)를 가지는 사각 형상의 회로 기판(71), 금속 구조물(73) 및 반도체 칩(75)을 포함한다. 본 실시예의 상기 회로 기판(71) 및 상기 반도체 칩(75)은 제 1 실시예와 동일하다.
본 실시예의 상기 금속 구조물(73)은 상부 수평 금속 부재(73a), 측벽 금속 부재(73b) 및 하부 수평 금속 부재(73c)로 구성된다. 상기 하부 수평 금속 부재(73c) 및 상기 상부 수평 금속 부재(73a)는 상술한 제 1 실시예와 동일한 구조를 나타낸다. 본 실시예의 상기 측벽 금속 부재(73b)는 그 개수 및 연결 방법에 있어서 제 1 실시예와 상이하다. 즉, 본 실시예의 상기 측벽 금속 부재(73b)는 4개의 이격된 측벽 금속 부재(73b)로 구성되며 사각형 고리 형태의 상부 수평 금속 부재(73a)의 내측의 네 모서리들 (즉, 제 2 개구부(73h)의 네 모서리들) 및 사각 형상의 하부 수평 금속 부재(73c)의 네 모서리를 서로 연결시킨다.
상기 금속 구조물(73)의 상부 수평 금속 부재(73a)의 제 2 개구부(73h)는 회로 기판(71)의 제 1 개구부(71h)보다 크다. 따라서, 상기 회로 기판(71)에 상기 금속 구조물(73)이 장착되면, 도시된 바와 같이 상기 회로 기판(71)의 제 1 개구부(71h)의 네 변에 인접한 회로 기판의 부분들, 즉 본딩 영역(71e)이 노출되고 상기 회로 기판의 네 본딩 영역들(71e)과 반도체 칩(75) 사이에 와이어 본딩 등의 전기적 연결이 이루어진다. 따라서 보다 유연성 있는 와이어 본딩을 할 수 있다.
한편, 본 실시예에서, 상기 측벽 금속 부재(73b)가 사각 고리 형태의 상부 수평 금속 부재(73a)의 내측의 마주보는 모서리들 및 사각 형상의 하부 수평 금속 부재(73c)의 마주보는 두 모서리들을 서로 연결시킬 수 도 있다.
(제 4 실시예)
도 8은 본 발명의 제 4 실시예에 따른 반도체 패키지를 구성하는 성분들을 보여주기 위한 반도체 패키지(80)의 분해 사시도이다.
도시된 바와 같이 본 실시예의 반도체 패키지(80)는 사각 형상의 제 1 개구부(81h)를 가지는 사각 형상의 회로 기판(81), 금속 구조물(83) 및 반도체 칩(85)을 포함한다. 본 실시예의 상기 회로 기판(81) 및 상기 반도체 칩(85)은 제 1 실시예와 동일하다.
본 실시예의 상기 금속 구조물(83)은 상부 수평 금속 부재(83a), 측벽 금속 부재(83b) 및 하부 수평 금속 부재(83c)로 구성된다. 상기 하부 수평 금속 부재(83c) 및 상기 측벽 금속 부재(83b)의 구조는 도 7을 참조하여 설명한 제 3 실시예와 동일한 구조를 나타낸다. 다만 도 7을 참조하여 설명한 제 3 실시예와 다르게 본 실시예의 상기 상부 수평 금속 부재(83a)는 상기 측벽 금속 부재(83b)에 대응하여 네 개의 서로 이격된 상부 수평 금속 부재들(83a)로 구성된다. 즉, 상기 측벽 금속 부재(83b)는 사각 형상의 하부 수평 금속 부재(83c)의 네 모서리에서 연장하며, 이들 네 개의 이격된 측벽 금속 부재들(83b) 각각에 상기 이격된 네 개의 상부 수평 금속 부재들(83a)이 연결된다. 따라서, 상기 회로 기판(81)에 금속 구조물(83)이 장착되면, 도시된 바와 같이 상기 회로 기판(81)의 제 1 개구부(81h)의 네 변에 인접한 회로 기판의 본딩 영역들(81e)이 노출되고 상기 회로 기판의 네 본딩 영역들(81e)과 반도체 칩(85) 사이에 와이어 본딩이 이루어진다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에다 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 실시예들에 따르면, 금속 구조물의 하부 수평 금속 부재는 반도체 칩과 접촉하고 금속 구조물의 상부 수평 금속 부재는 회로 기판과 접촉하고 있어 열 방열 특성이 양호한 패키지를 제공할 수 있다.
또한 금속 구조물의 상부 수평 금속 부재가 회로 기판을 지지하여 기계적 안 정성이 우수한 반도체 패키지를 제공할 수 있다.
또, 회로 기판이 상기 금속 구조물 아래에 위치하고 있어 금속 구조물에 다른 회로 기판과의 전기적 연결을 위한 도전성 핀들을 위한 삽입 구멍들을 금속판에 형성할 필요가 없으며, 외부 다른 회로 기판과의 전기적 연결을 위해 다양한 수단들, 예컨대, 도전성 핀들, 솔더 볼, 랜드 등을 적용할 수 있다.
또, 회로 기판은 예컨대 오가닉 재질로 형성되며 따라서, 용이하고 저렴하게 배선 패턴을 형성할 수 있어 패키지 제조 비용을 줄일 수 있다.

Claims (21)

  1. 개구부를 가지며 배선 패턴이 형성된 회로 기판;
    상기 회로 기판의 일부를 덮도록 부착되는 상부 금속 부재, 상기 상부 금속 부재에서 연장하여 상기 회로 기판의 개구부를 관통하는 측벽 금속 부재, 그리고 상기 측벽 금속 부재로부터 수평으로 연장하여 상기 개구부 내에 자리잡은 하부 금속 부재를 포함하는 금속 구조물;
    상기 하부 금속 구조물 상에 부착되고 상기 상부 금속 부재에 의해 노출된 회로 기판에 전적으로 연결되는 반도체 칩을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 회로 기판은 오가닉 재질인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 회로 기판의 배선 패턴에 전기적으로 연결된 도전성 핀들, 솔더 볼 또는 랜드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩, 상기 금속 구조물의 측벽 금속 부재들 및 상기 하부 금속 부재에 의해 형성되는 공간을 채우는 밀봉 절연부재를 더 포함하고,
    상기 반도체 칩은 그 표면 상에 복수 개의 거울들을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 상부 금속 부재는 상기 회로 기판의 개구부를 노출시키는 개구부를 갖는 사각 고리 형태를 나타내고,
    상기 하부 금속 부재는 사각 형상을 나타내며,
    상기 측벽 금속 부재는 각각 상기 상부 금속 부재의 개구부의 내벽에서 연장하여 사각 형상의 상기 하부 금속 부재의 마주보는 두 변들에 연결되는 두 개의 이격된 측벽 금속 부재들로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 상부 금속 부재는 상기 회로 기판의 개구부를 노출시키는 개구부를 갖는 사각 고리 형태를 나타내고,
    상기 하부 금속 부재는 사각 형상을 나타내며,
    상기 측벽 금속 부재는 각각 상기 상부 금속 부재의 개구부의 내벽에서 연장하여 사각 형상의 상기 하부 금속 부재의 마주보는 두 모서리들 또는 네 모서리들에 연결되는 두 개 또는 네 개의 이격된 측벽 금속 부재들로 구성되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상부 금속 부재는 서로 이격된 네 개의 금속 부재들을 포함하고,
    상기 하부 금속 부재는 사각 형상을 나타내며,
    상기 측벽 금속 부재는 각각 상기 네 개의 상부 금속 부재들에서 연장하여 사각 형상의 상기 하부 금속 부재의 네 모서리들에 연결되는 네 개의 이격된 측벽 금속 부재들로 구성되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 상부 금속 부재는 서로 이격된 두 개의 금속 부재들을 포함하고,
    상기 하부 금속 부재는 사각 형상을 나타내며,
    상기 측벽 금속 부재는 각각 상기 상부 금속 부재에서 연장하여 사각 형상의 상기 하부 금속 부재의 마주보는 두 변들에 연결되는 두 개의 이격된 측벽 금속 부재들로 구성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 개구부를 가지며 배선 패턴이 형성된 회로 기판;
    상기 회로 기판의 일부분에 부착되며 상기 회로 기판의 제 1 개구부를 관통하는 돌출부를 갖는 금속 구조물;
    상기 돌출부에 부착되고 상기 상부 금속 부재에 의해 노출된 회로 기판의 일부분에 전기적으로 연결되는 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 금속 구조물은 상기 제 1 개구부에 인접한 상기 회로 기판의 일부분을 노출시키도록 상기 회로 기판을 놓여진 상부 금속 부재, 상기 제 1 개구부 내에 자리잡는 하부 금속 부재, 그리고, 상기 상부 금속 부재에서 수직 방향으로 연장하여 상기 제 1 개구부를 관통하여 상기 하부 금속 부재에 측벽 금속 부재를 포함하며, 상기 측벽 금속 부재 및 상기 하부 금속 부재가 상기 돌출부를 구성하고 상기 반도체 칩은 상기 하부 금속 부재에 부착되는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 회로 기판은 오가닉 재질인 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 회로 기판의 배선 패턴에 전기적으로 연결된 도전성 핀들, 솔더 볼 또는 랜드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 반도체 칩, 상기 금속 구조물의 측벽 금속 부재 및 하부 금속 부재에 의해 형성되는 공간을 채우는 밀봉 절연부재를 더 포함하고,
    상기 반도체 칩은 그 표면 상에 복수 개의 거울들을 가지는 것을 특징으로 하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 회로 기판의 제 1 개구부 및 상기 금속 구조물의 하부 금속 부재는 사각 형상을 나타내고,
    상기 금속 구조물의 상부 금속 부재는, 사각 형상의 제 2 개구부를 한정하는 사각 고리 형태를 나타내어 상기 제 1 개구부의 적어도 마주보는 두 변들에 인접한 회로 기판 일부분을 노출시키도록 상기 회로 기판 상에 놓여지고,
    상기 금속 구조물의 측벽 금속 부재는 상기 제 2 개구부의 마주보는 두 변들에서 각각 연장하여 상기 사각 형상의 하부 금속 부재의 마주보는 두 변들에 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 회로 기판의 제 1 개구부 및 상기 금속 구조물의 하부 금속 부재는 사각 형상을 나타내고,
    상기 금속 구조물의 상부 금속 부재는 사각 형상의 제 2 개구부를 한정하는 사각 고리 형태를 나타내어 상기 제 1 개구부의 네 변들에 인접한 회로 기판의 일부분을 노출시키도록 상기 회로 기판 상에 놓여지고,
    상기 금속 구조물의 측벽 금속 부재는 상기 제 2 개구부의 네 모서리들에서 각각 연장하여 상기 사각 형상의 하부 금속 부재의 네 모서리들에 연결되는 것을 특징으로 하는 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 회로 기판의 제 1 개구부 및 상기 금속 구조물의 하부 금속 부재는 사각 형상을 나타내고,
    상기 금속 구조물의 상부 금속 부재는 사각 형상의 제 2 개구부를 한정하는 사각 고리 형태를 나타내어 상기 제 1 개구부의 네 변들에 인접한 회로 기판의 일부분을 노출시키도록 상기 회로 기판 상에 놓여지고,
    상기 금속 구조물의 측벽 금속 부재는 상기 제 2 개구부의 두 모서리들에서 각각 연장하여 상기 사각 형상의 하부 금속 부재의 두 모서리들에 연결되는 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 회로 기판의 제 1 개구부 및 상기 금속 구조물의 하부 금속 부재는 사각 형상을 나타내고,
    상기 금속 구조물의 상부 금속 부재는 상기 제 1 개구부의 네 모서리들에 인접한 회로 기판을 덮는 이격된 네 개의 상부 금속 부재들을 포함하고,
    상기 측벽 금속 부재는 상기 이격된 네 개의 상부 금속 부재들 각각에서 연장하여 상기 하부 금속 부재의 네 모서리에 연결되는 네 개의 측벽 금속 부재들을 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 10 항에 있어서,
    상기 회로 기판의 제 1 개구부 및 상기 금속 구조물의 하부 금속 부재는 사각 형상을 나타내고,
    상기 금속 구조물의 상부 금속 부재는 상기 회로 기판의 제 1 개구부의 마주보는 두 변들에 인접한 상기 회로 기판을 덮는 이격된 두 개의 상부 금속 부재들을 포함하고,
    상기 금속 구조물의 측벽 금속 부재는 상기 두 개의 상부 금속 부재들에서 연장하여 상기 사각 형상의 하부 금속 부재의 마주보는 두 변들에 연결되는 것을 특징으로 하는 반도체 패키지.
  19. 중앙에 사각 형상의 개구부를 가지며 배선 패턴이 형성된 사각 고리 형상의 회로 기판;
    상기 개구부에 인접한 회로 기판의 일부분을 노출시키도록 상기 회로 기판에 부착되는 고리 형상의 상부 금속 부재, 상기 회로 기판의 개구부 내에 자리하는 사각 형상의 하부 금속 부재, 그리고, 상기 고리 형상의 상기 상부 금속 부재의 내측과 상기 하부 금속 부재의 가장자리를 연결시키는 측벽 연결 부재를 포함하는 금속 구조물;
    상기 하부 금속 부재에 부착되며 상기 상부 금속 부재에 의해 노출된 상기 회로 기판의 일부분에 전기적으로 연결되는 반도체 칩을 포함하는 것을 특징 반도 체 패키지.
  20. 제 19 항에 있어서,
    상기 상부 금속 부재는 사각 고리 형상을 나타내고,
    상기 측벽 연결 부재는 상기 상부 금속 부재의 내측 사각형의 서로 마주하는 두 변들 및 여기에 대응하는 상기 하부 금속 부재의 서로 마주하는 두 변들을 연결하는 두 개의 이격된 측벽 금속 부재들을 포함하는 반도체 패키지.
  21. 제 19 항에 있어서,
    상기 상부 금속 부재는 사각 고리 형상을 나타내고,
    상기 측벽 연결 부재는 상기 상부 금속 부재의 내측 사각형의 서로 마주하는 두 모서리들 또는 네 모서리들 및 여기에 대응하는 상기 하부 금속 부재의 서로 마주하는 두 모서리들 또는 네 모서리들을 연결하는 두 개 또는 네 개의 서로 이격된 측벽 금속 부재들을 포함하는 반도체 패키지.
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