KR20050120368A - 박막트랜지스터의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 78
- 238000004140 cleaning Methods 0.000 claims abstract description 24
- 239000010408 film Substances 0.000 claims abstract description 24
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 239000008367 deionised water Substances 0.000 claims abstract description 9
- 229910021641 deionized water Inorganic materials 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 239000000243 solution Substances 0.000 claims description 13
- 239000011733 molybdenum Substances 0.000 claims description 11
- 229910052750 molybdenum Inorganic materials 0.000 claims description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 239000011259 mixed solution Substances 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 238000007598 dipping method Methods 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 238000005507 spraying Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 abstract 1
- 239000011159 matrix material Substances 0.000 description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005406 washing Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 210000002381 plasma Anatomy 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 150000002751 molybdenum Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 소오스/드레인영역을 포함하는 반도체층패턴 및 게이트전극이 구비되는 투명절연기판 상부에 층간절연막을 형성하고, 상기 반도체층패턴 및 게이트전극에서 콘택으로 예정되는 부분을 노출시키는 콘택홀을 형성한 다음, 불산용액과 탈이온수 혼합용액을 세정액으로 이용하여 세정공정을 실시한 후 상기 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성함으로써 상기 세정공정 시 게이트전극의 손실을 방지하고, 그로 인하여 수율을 향상시킬 수 있는 기술이다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서, 보다 구체적으로는 콘택홀 형성 후 세정공정에 의해 게이트전극이 손실되는 것을 방지하는 박막트랜지스터의 제조방법에 관한 것이다.
인간과 컴퓨터의 인터페이스를 담당하는 디스플레이 장치의 퍼스널화, 스페이스 절약화의 요구에 부응하여 지금까지의 디스플레이 장치, 특히 비교적 거대한 음극선(CRT)을 대신하여 액정표시장치(liquid crystal display ; LCD), 플라즈마표시패널(plasma display panel ; PDP), 전계발광표시소자(electro-luminescence ; EL) 등 각종 평면 스크린이나 평판 디스플레이장치가 개발되어 왔다. 이들 평판 패널 디스플레이들 중에서 LCD의 기술 진전은 획기적이라 할 수 있으며, 최근에는 유기 전계 발광 소자를 이용한 유기 전계 발광 표시장치가 CRT나 LCD를 대신하여 평판 표시장치로서 주목받고 있다.
이러한 평판 디스플레이는 그 구동방법에 있어서 크게 수동 매트릭스(Passive Matrix)방식과 능동 매트릭스(Active Matrix)방식으로 나눌 수 있다. LCD나 PDP 등과 같은 전압 구동 방식에서는 수동 매트릭스 방식을 주로 사용하고, FED나 EL 등과 같은 전류 구동 방식에서는 큰 전류 레벨을 요구하는 수동 매트릭스 방식보다 능동 매트릭스 방식이 유리한 방식으로 인식되고 있다.
능동 매트릭스 방식을 사용하는 경우, 예를 들면 AMLCD 또는 AMOLED(Active Matrix Organic Light Emitting Display)의 경우에는 박막트랜지스터(thin film transistor ; TFT)가 스위칭 소자로 사용되고 있다. 특히, AMOLED의 경우에는 그 기본구조가 두개의 TFT와 캐패시터로 이루어져있다. 두개의 TFT중 하나는 온, 오프역할을 담당하는 스위칭 TFT이고, 다른 하나는 회로를 구동하는 구동 TFT를 말한다. 이와 같이 AMOLED 에서는 TFT가 필수적으로 필요하다.
도 1a 내지 도 1d 는 종래기술에 따른 박막 트랜지스터의 제조방법을 도시한 단면도이다.
먼저, 투명절연기판(100)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(110)을 형성한다. 이때, 상기 완충막(110)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(100) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(110) 상부에 반도체층인 비정질실리콘층(도시안됨)을 소정 두께 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 다결정실리콘층패턴(120)을 형성한다.
다음, 전체표면 상부에 게이트절연막(130)을 형성한다. 이때, 상기 게이트절연막(130)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조를 사용하여 형성할 수 있다.
그 다음, 상기 게이트절연막(130) 상부에 제1금속층(도시 안됨)과 제2금속층(도시 안됨)을 순차적으로 형성한다. 이때, 상기 제1금속층은 알루미늄(Al) 또는 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금으로 형성되고, 상기 제2금속층은 몰리브덴(Mo) 또는 몰리텅스텐(MoW)과 같은 합금으로 형성된다.
다음, 사진식각공정으로 상기 제2금속층 및 제1금속층을 식각하여 제1금속층패턴(132a)과 제2금속층패턴(132b) 적층구조의 게이트전극(132)을 형성한다.
그 다음, 상기 게이트전극(132)의 양측 다결정실리콘층패턴(120)에 불순물을 이온주입하여 소오스/드레인영역(122)을 형성한다.
전체표면 상부에 소정 두께의 층간절연막(140)을 형성한다. 여기서, 상기 층간절연막(140)은 실리콘산화막, 실리콘질화막 또는 그 적층구조로 형성된다.
그 다음, 사진식각공정으로 상기 층간절연막(140) 및 게이트절연막(130)을 식각하여 상기 소오스/드레인영역(122) 및 게이트전극(132)을 노출시키는 콘택홀(142a, 142b)을 형성한다.
다음, 상기 식각공정 시 발생한 산화막 및 식각잔류물 등을 제거하기 위하여 세정공정을 실시한다. 이때, 상기 세정공정은 오존수와 불산용액을 포함하는 혼합용액을 세정액으로 사용하여 실시한다.
그 후, 상기 콘택홀(142a, 142b)을 통하여 게이트전극(132) 및 소오스/드레인영역(122)에 접속되는 소오스/드레인전극(150)을 형성한다.
상기한 바와 같이 종래기술에 따른 박막 트랜지스터의 제조방법은 콘택홀 형성 후 오존수 및 불산용액의 혼합용액을 세정액으로 사용하여 세정공정을 실시한다. 그러나, 상기 오존수는 게이트전극을 구성하는 제2금속층패턴인 몰리브덴을 식각시키는 특성을 갖고, 상기 불산용액은 상기 게이트전극을 구성하는 제1금속층패턴인 알루미늄을 식각시키는 특성을 갖는다. 이로 인하여 도 1b 및 도 1c에 도시된 'x' 및 'y'부분과 같이 오존수에 의해 상기 제2금속층패턴이 식각되고, 그로 인하여 노출된 제1금속층패턴이 불산용액에 의해 식각되어 세정공정 후 게이트전극이 손실되어 단선되는 불량이 발생하는 문제점이 있다. 도 2a 는 종래기술에 따른 박막트랜지스터를 나타내는 사진이고, 도 2b 는 도 2a 의 선I-I'에 따른 단면을 나타내는 사진으로서, 도 2b 에 도시된 'y'부분은 콘택홀 형성 후 세정공정으로 인하여 게이트전극을 구성하는 제2금속층패턴 및 제1금속층패턴이 제거된 것을 나타낸다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 콘택홀 형성 후 탈이온수 및 불산용액을 포함하는 혼합용액을 세정용액으로 사용하여 게이트전극의 손실을 방지하는 박막 트랜지스터의 제조방법을 제공하는 데에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조방법은,
소오스/드레인영역을 포함하는 반도체층패턴 및 게이트전극이 구비되는 투명절연기판 상부에 층간절연막을 형성하는 공정과,
상기 반도체층패턴 및 게이트전극에서 콘택영역을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 세정하되, 불산용액과 탈이온수 혼합용액을 세정액으로 이용하여 세정하는 공정과,
상기 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하는 공정을 포함하고,
상기 게이트전극은 하부금속층과 상부금속층의 적층구조로 형성되는 것과,
상기 하부금속층은 알루미늄 또는 알루미늄합금으로 형성되는 것과,
상기 하부금속층은 1000 내지 4000Å 두께로 형성되는 것과,
상기 상부금속층은 Mo 또는 MoW으로 형성되는 것과,
상기 상부금속층은 100 내지 1000Å 두께로 형성되는 것과,
상기 게이트전극은 몰리브덴 계열 금속층, 알루미늄 계열 금속층 및 몰리브덴 계열 금속층의 적층구조로 형성되는 것과,
상기 세정공정은 10 내지 60초간 실시되는 것과,
상기 세정공정은 스핀방법, 배쓰(bath)에 디핑(dipping)하는 방법 및 분사방법으로 이루어지는 군에서 선택되는 한 가지 방법으로 실시되는 것과,
상기 불산용액은 0.01 내지 0.5%의 농도를 갖는 것과,
상기 혼합용액은 탈이온수 대신 수소수를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3c 는 본 발명에 따른 박막 트랜지스터의 제조방법을 도시한 단면도이고, 도 4 는 본 발명에 따른 박막 트랜지스터의 사진으로서, 서로 연관지어 설명한다.
먼저, 투명절연기판(200)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(210)을 형성한다. 이때, 상기 완충막(210)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(200) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(210) 상부에 반도체층인 비정질실리콘층(도시안됨)을 소정 두께 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 다결정실리콘층패턴(220)을 형성한다.
다음, 전체표면 상부에 게이트절연막(230)을 형성한다. 이때, 상기 게이트절연막(230)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조를 사용하여 형성할 수 있다.
그 다음, 상기 게이트절연막(230) 상부에 게이트전극용 금속층으로 제1금속층(도시 안됨)과 제2금속층(도시 안됨)을 순차적으로 형성한다. 이때, 상기 제1금속층은 알루미늄(Al) 또는 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금을 사용하여 1000 내지 4000Å 두께로 형성된다. 그리고, 상기 제2금속층은 몰리브덴(Mo) 또는 몰리텅스텐(MoW)을 사용하여 100 내지 1000Å 두께로 형성된다. 한편, 상기 게이트전극용 금속층은 몰리브덴 계열 금속층, 알루미늄 계열 금속층 및 몰리브덴 계열 금속층의 적층구조로 형성될 수도 있다.
다음, 사진식각공정으로 상기 제2금속층 및 제1금속층을 식각하여 제1금속층패턴(232a)과 제2금속층패턴(232b) 적층구조의 게이트전극(232)을 형성한다.
그 다음, 상기 게이트전극(232)의 양측 다결정실리콘층패턴(220)에 불순물을 이온주입하여 소오스/드레인영역(222)을 형성한다.
전체표면 상부에 소정 두께의 층간절연막(240)을 형성한다. 여기서, 상기 층간절연막(240)은 실리콘산화막, 실리콘질화막 또는 그 적층구조로 형성된다.
그 다음, 사진식각공정으로 상기 층간절연막(240) 및 게이트절연막(230)을 식각하여 상기 소오스/드레인영역(222) 및 게이트전극(232)을 노출시키는 콘택홀(242a, 242b)을 형성한다.
다음, 상기 식각공정 시 발생한 산화막 및 식각잔류물 등을 제거하기 위하여 세정공정을 실시한다. 이때, 상기 세정공정은 탈이온수와 불산용액을 포함하는 혼합용액을 세정액으로 사용하여 실시한다. 여기서, 상기 불산용액은 0.01 내지 0.5%의 농도를 갖는다.
상기 세정공정 시 오존수 대신 탈이온수를 사용하여도 세정력에는 차이가 없다.
한편, 상기 세정공정 시 상기 탈이온수 대신 수소수를 사용할 수도 있다.
상기 세정공정은 스핀방법, 배쓰(bath)에 디핑(dipping)하는 방법 및 분사방법으로 이루어지는 군에서 선택되는 한 가지 방법을 사용하여 실시할 수 있으며, 상기 세정공정은 10 내지 60초간 실시한다.
도 4 는 세정공정 실시 후의 박막 트랜지스터를 나타내는 사진으로서, 도 3c와 같은 상태이다. 여기서, 도 3c 및 도 4 에 도시된 'z'부분과 같이 게이트전극(232)이 손실되지 않음을 알 수 있다.
그 후, 상기 콘택홀(242a, 242b)을 통하여 게이트전극(232) 및 소오스/드레인영역(222)에 접속되는 소오스/드레인전극(250)을 형성한다.
상기한 바와 같은 본 발명의 실시예에 따르면, 콘택홀 형성 후 오존수 대신 탈이온수를 포함하는 세정액을 이용하여 세정공정을 실시함으로써 게이트전극의 손실을 방지하여 단선 불량이 발생하는 것을 방지하고 그로 인하여 수율을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 박막 트랜지스터의 제조방법을 도시한 단면도.
도 2a 는 종래기술에 따른 박막트랜지스터를 나타내는 사진.
도 2b 는 도 2a 의 선I-I'에 따른 단면을 나타내는 사진.
도 3a 내지 도 3c 는 본 발명에 따른 박막 트랜지스터의 제조방법을 도시한 단면도.
도 4 는 본 발명에 따른 박막 트랜지스터를 나타내는 사진.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 투명절연기판 110, 210 : 완충막
120, 220 : 다결정실리콘층패턴 122, 222 : 소오스/드레인영역
130, 230 : 게이트절연막 132a, 232a : 제1금속층패턴
132b, 232b : 제2금속층패턴 132, 232 : 게이트전극
140, 240 : 층간절연막 142a, 142b, 242a, 242b : 콘택홀
150, 250 : 소오스/드레인전극
Claims (11)
- 소오스/드레인영역을 포함하는 반도체층패턴 및 게이트전극이 구비되는 투명절연기판 상부에 층간절연막을 형성하는 공정과,상기 반도체층패턴 및 게이트전극에서 콘택영역을 노출시키는 콘택홀을 형성하는 공정과,상기 콘택홀을 세정하되, 불산용액과 탈이온수 혼합용액을 세정액으로 이용하여 세정하는 공정과,상기 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 하부금속층과 상부금속층의 적층구조로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 하부금속층은 알루미늄 또는 알루미늄합금으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 하부금속층은 1000 내지 4000Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 상부금속층은 Mo 또는 MoW으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 상부금속층은 100 내지 1000Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 몰리브덴 계열 금속층, 알루미늄 계열 금속층 및 몰리브덴 계열 금속층의 적층구조로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 세정공정은 10 내지 60초간 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 세정공정은 스핀방법, 배쓰(bath)에 디핑(dipping)하는 방법 및 분사방법으로 이루어지는 군에서 선택되는 한 가지 방법으로 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 불산용액은 0.01 내지 0.5%의 농도를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 혼합용액은 탈이온수 대신 수소수를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040045687A KR100635069B1 (ko) | 2004-06-18 | 2004-06-18 | 박막트랜지스터의 제조방법 |
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| KR1020040045687A KR100635069B1 (ko) | 2004-06-18 | 2004-06-18 | 박막트랜지스터의 제조방법 |
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| KR (1) | KR100635069B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343796B2 (en) | 2008-07-02 | 2013-01-01 | Samsung Display Co., Ltd. | Method of fabricating thin film transistor by crystallization through metal layer forming source and drain electrodes |
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2004
- 2004-06-18 KR KR1020040045687A patent/KR100635069B1/ko active IP Right Grant
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| US8343796B2 (en) | 2008-07-02 | 2013-01-01 | Samsung Display Co., Ltd. | Method of fabricating thin film transistor by crystallization through metal layer forming source and drain electrodes |
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