KR20050098879A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 기판(1) 및 반도체 본체(semiconductor body)(2)를 갖는 반도체 장치(10)를 제조하는 방법에 관한 것으로, 이러한 반도체 장치(10)는, 제 1 채널 영역(3A)과, 제 1 도전체를 포함하고, 유전체 층(4)에 의해 채널 영역으로부터 분리되는 제 1 게이트 전극(3B)을 구비하는 제 1 (N-MOS)FET(3)와, 제 2 채널 영역(5A)과, 제 1 도전체와는 다른 제 2 도전체를 포함하고, 유전체 층(4)에 의해 채널 영역(5A)으로부터 분리되는 제 2 게이트 전극(5B)을 구비하는 제 2 (P-MOS)FET(5)를 포함하고, 이러한 방법은, 게이트 전극(3B, 5B)을 형성하기 위해서 유전체 층(4)을 구비하는 반도체 본체(2) 상에 제 1 도전체 층(33)을 증착하며, 다음에 도전체 층(33)을 제 1 채널 영역(3A) 외부에서 다시 제거하고, 그 이후에 제 2 도전체 층(55)을 반도체 본체(2) 상에 증착하며, 제 1 도전체 층(33)을 증착하기 전에, 유전체 층(4) 상에 중간층(intermediate layer)(6)을 증착한다. 본 발명에 따르면, 중간층(6)을 위한 재료로는 유전체 층(4)에 대해 선택적으로 에칭될 수 있는 재료가 선택되고, 제 1 도전체 층(33)을 제공하기 전에, 제 1 채널 영역(3A)의 위치에서 중간층(6)을 제거하며, 제 1 도전체 층(33)을 증착하고 제 1 채널 영역(3A) 외부에서 다시 제거한 후, 제 2 도전체 층(55)을 증착하기 전에, 제 2 채널 영역(5A)의 위치에서 중간층(6)을 제거한다. 따라서, 간단한 방식으로 그 게이트 유전체를 손상시키지 않으면서 FET를 획득할 수 있다. 바람직하게는, 다른 중간층(8)은 중간층(6) 상에 증착되고, 중간층(6)에 대해 선택적으로 에칭될 수 있다.
Description
본 발명은 기판 및 반도체 본체(semiconductor body)를 갖는 반도체 장치를 제조하는 방법에 관한 것으로, 이러한 반도체 장치는, 제 1 도전 타입을 갖는 제 1 소스, 드레인 및 채널 영역과, 제 1 도전체를 포함하고, 유전체 층에 의해 채널 영역으로부터 분리되는 제 1 게이트 전극을 구비하는 제 1 전계 효과 트랜지스터와, 제 1 도전 타입에 반대되는 제 2 도전 타입을 갖는 제 2 소스, 드레인 및 채널 영역과, 제 1 도전체와는 다른 제 2 도전체를 포함하고, 유전체 층에 의해 채널 영역으로부터 분리되는 제 2 게이트 전극을 구비하는 제 2 전계 효과 트랜지스터를 포함하고, 이러한 방법은, 게이트 전극을 형성하기 위해서 유전체 층을 구비하는 반도체 본체에 제 1 도전체 층을 도포하며, 다음에 도전체 층을 제 1 채널 영역 외부에서 다시 제거하고, 그 이후에 제 2 도전체 층을 반도체 본체에 도포하며, 제 1 도전체 층을 도포하기 전에, 유전체 층 상에 중간층(intermediate layer)을 제공한다. 제 1 및 제 2 게이트 전극이 금속성 도전체로 이루어지는 이러한 방법은, 미래의 (C)MOSFET(=Complementary Metal Oxide Semiconductor Field Effect Transistor) 실리콘 장치를 위해 매우 유용한데, 직렬 저항이 감소되고, 게이트 산화물에 대한 붕소 원자의 침투가 방지되며, 다결정 실리콘으로 구성될 수 있는 게이트 전극 내에서 공핍 층 효과(depletion-layer effects)의 발생이 방지된다. 본 명세서에서 이용된 게이트 산화물이라는 용어는 단지 실리콘 산화물 또는 실리콘 산질화물을 지칭하는 것이 아니라 실리콘 질화물 등과 같은 재료도 지칭한다는 것을 유의해야 한다.
도입 단락에서 언급된 타입의 방법은 2002년 5월 7일에 공개된 미국 특허 제 6,383,879 호로부터 알려져 있다. 상기 문서에서는, 2개의 MOS 트랜지스터를 제각기 n형 채널 영역(NMOS 트랜지스터) 및 p형 채널 영역(P-MOS 트랜지스터)으로 형성하고, 이 두 영역을 모두 피복하는 유전체 층에 대해 소위 N-금속 및 소위 P-금속이 도포되게 하는 방법에 관해 개시하였다. 이러한 경우에, N-금속 및 P-금속은 그 일함수(work function)가 제각기 N형 도핑형 및 P형 도핑형 다결정 실리콘의 페르미 레벨(Fermi level)에 근접하는 금속 또는 금속성 재료를 의미하도록 선택되었는데, 해당되는 페르미 레벨은 제각기 대략 4.15 및 5.2eV이다. 알려진 방법에서, 반도체 본체-2개의 트랜지스터가 실리콘 반도체 본체 내의 n형 영역 및 p형 영역 내에 제각기 형성되어 있음-는 유전체 층을 구비하고, 그 위에는 서로 다른 금속으로 이루어진 2개의 게이트 전극이 다음과 같이 형성되는데, 먼저, 탄탈륨 펜톡사이드(tantalum pentoxide), 실리콘 질화물 또는 알루미늄 산화물 등과 같은 재료로 이루어진 중간층이 제공된다. 다음에, 가장 먼저 형성되는 트랜지스터의 위치에서, 제 1 도전체 층이 제공되고, 그 후에 제 1 게이트 전극의 영역 외부에서 다시 제거된다. 이러한 경우에, 중간층은 에칭 차단층(etch-stop layer)으로서 기능한다. 후속하여, 반도체 본체 상에 제 2 도전체 층을 증착한다. 에칭을 이용하여, 이미 형성되어 있는 제 1 게이트 전극 외부 및 형성될 제 2 게이트 전극 외부에서 상기 제 2 도전체를 다시 제거한다. 이러한 경우에도 또한 중간층은 에칭 차단층으로서 기능한다.
알려진 방법의 단점은 상기 방법에 의해 형성된 트랜지스터가 비교적 두꺼운 게이트 유전체를 가진다는 것에 기인한다. 특히, 이 트랜지스터는 2개의 층, 즉 유전체 층과 중간층으로 형성된다. 또한 2개의 서로 다른 재료로 이루어진 이러한 게이트 유전체의 특징은 덜 양호한 것으로 정의된다.
도 1 내지 도 10은 본 발명에 따른 방법에 대한 제 1 실시예를 이용한 제조에 있어서 연속적인 단계에서의 반도체 장치를 두께 방향에 대해 직각으로 도시하는 개략적인 단면도.
도 11 내지 도 19는 본 발명에 따른 방법에 대한 제 2 실시예를 이용한 제조에 있어서 연속적인 단계에서의 반도체 장치를 두께 방향에 대해 직각으로 도시하는 개략적인 단면도.
그러므로, 본 발명의 목적은 N-MOS 트랜지스터 및 P-MOS 트랜지스터가 용이하게 제조될 수 있게 하고, 추가하여 상술된 단점을 갖지 않는 방법을 제공하는 것이다.
이를 달성하기 위해서, 본 발명에 따르면 도입 단락에서 언급된 타입의 방법은 중간층을 위한 재료로는 유전체 층에 대해 선택적으로 에칭 가능한 재료를 이용한다는 것과, 제 1 도전체 층을 제공하기 전에 제 1 채널 영역의 위치에서 중간층을 제거한다는 것과, 제 1 도전체 층을 제공하고 제 1 채널 영역 외부에서 다시 제거한 이후에, 제 2 도전체 층을 제공하기 전에 제 2 채널 영역의 위치에서 중간층을 제거한다는 것을 특징으로 한다. 본 발명은 이러한 방식으로 유전체 층을 노출시키는 공정 단계의 개수가 중간층의 존재에 의해서 최소화된다는 인식을 기반으로 한다. 본 발명은 또한 중간층을 위한 재료를 적절히 선택함으로써 비교적 약한(mild) 에칭 기법을 이용하여 필요하지 않은 위치에 있는 상기 층을 선택적으로 다시 제거할 수 있게 한다는 인식을 기반으로 한다. 상기 선택적인 제거는 특히, 금속성 도전체가 유전체 층 상에 제공되고, 다시 에칭에 의해 제거되는 경우에 필연적으로 발생되는 유전체 층의 미규정된 부분이 제거되는 상황을 또한 발생시키지 않는다. 이는 또한 어떤 금속이 이용되었는지에 의존한다. 본 발명에 따른 방법에서는 제 1 도전체 층을 제공하기 전에, 제 1 게이트 전극이 형성될 위치에서 중간층을 제거하고, 제 2 도전체 층을 제공하기 전에, 제 2 게이트 전극의 위치에서 중간층을 제거한다. 제 1 도전체 층의 여분의 부분을 제거하는 공정에서, 중간층은 여전히 에칭 차단층으로서 기능할 수 있고, 제 1 트랜지스터의 외부에 있는 유전체 층을 보호한다. 제 2 도전체 층의 여분의 부분을 제거하는 공정에서, 2개의 트랜지스터의 게이트 전극은 이미 존재하고, 게이트 유전체를 형성하는 유전체 층의 일부분이 제 1 및 제 2 도전체 층에 의해 제각기 피복되고, 그대로 유지되기 때문에 유전체 층의 보호는 보다 더 불필요하게 된다. 최종적으로, 본 발명에 따른 방법의 중요한 이점은 중간층이 더 이상 완성된 트랜지스터의 게이트 유전체의 일부분을 형성하지 않는다는 것이다. 결과적으로, 상기 유전체는 매우 얇을 것이고, 단일 재료로 이루어질 수 있다.
본 발명에 따른 방법에 대한 제 1 실시예에서, 중간층은 포토리소그래피 및 에칭에 의해 국부적으로 제거된다. 이러한 방법은 비교적 간단하고, 통상적인 기법과 잘 부합된다.
또한, 유리한 다른 변형예에서는, 제 1 도전체 층을 도포하기 전에, 중간층에 다른 중간층을 제공하는데, 이 다른 중간층의 재료는 중간층의 재료에 대해 선택적으로 에칭 가능하다. 이러한 다른 중간층은 포토리소그래피 및 에칭에 의해 패터닝된다. 중간층이 에칭될 때, 다른 중간층의 패터닝된 부분은 마스크로서 이용될 수 있다. 결과적으로, 중간층이 포토레지스트가 아닌 다른 중간층에 의해 보호되기 때문에 도전체 층에 대한 에천트(etchants)의 선택에 있어서 더 큰 자유가 있다. 또한 이와 관련된 추가적인 이점은 포토레지스트의 필수적인 제거 동안에, 이러한 작업을 위해 필요한 약품(agents)에 대해 중간층이 보호된다는 것이다.
다른 중간층을 위해 적합한 재료로는, 예를 들면, 알루미늄 등과 같은 금속이 있다. 이 재료는 여러 재료에 대해 선택적으로 에칭될 수 있고, 추가하여, 이러한 금속에 대해 여러 재료가 선택적으로 제거될 수 있다. 또한, 알루미늄은 반도체 기술 분야에 있어서 접속 도전체로서 자주 이용되는 재료이다. 따라서, 알루미늄이 이용된다면, 이러한 변형예에 따른 방법은 통상적인 실리콘 기법과의 우수한 호환성을 제공할 것이다.
중간층을 위한 재료와 관련된 가장 최적의 선택은, 유전체 층을 위해 어떤 재료가 선택되었는지에 의존한다. 만약 유전체 층을 위한 재료로서 Si02가 선택되었다면, Si로 이루어진 중간층이 매우 적합한 선택이 될 것이다. 이러한 재료는 Si02에 대해 용이하게 선택적으로 제거될 수 있고, 또한 Si02를 효과적으로 보호한다. 이것은 Si 원소가 둘 다에 대해 공통된다는 사실에 부분적으로 기인한다. 유전체 층이 열 산화(thermal oxidation)에 의해 형성된 Si02를 포함한다면, 스퍼링된(sputtered) Si02로 이루어진 중간층이 유용한 대체물이 될 것이다. 이러한 재료는 또한 열적 Si02에 대해 용이하게 선택적으로 제거될 수 있다(불화 수소 용액(hydrogen fluoride solution) 내에서 에칭 레이트의 비율은 대략 20:1이다). 이러한 재료가 모두 동일 원소를 포함하기 때문에, 중간층에 의해 유전체 층이 오염될 위험성이 최소화된다.
또한, SixOyNz가 유전체 층을 위한 재료로서 선택되면, 중간층을 위한 재료로서 여러 적합한 선택 사항이 존재한다. 유전체 층의 산소 농도가 비교적 높게 선택되면, Si3N4 또는 Si가 중간층을 위한 재료로서 선택될 수 있다. Si가 중간층을 위한 재료로서 선택되면, 유전체 층의 오염 위험성은 최소가 되고, 추가적으로 중간층의 선택적 제거가 가장 용이해진다. SixOyNz로 이루어진 유전체 층의 산소 농도가 비교적 낮게 선택되면, SiO2가 중간층을 위한 유리한 재료로서 선택될 것이다. 이러한 경우에, 중간층은 용이하게 선택적으로 제거될 수 있다.
바람직하게는, 제 1 도전체를 위한 도전 타입인, 제 1 도전 타입이 n-도전 타입으로 선택되면, 그 재료는 탄탈륨, 텅스텐, 티타늄 또는 이러한 재료들의 질화물로 이루어진 그룹으로부터 선택되고, 제 2 도전체를 위해서는 바람직하게는 금속 실리사이드가 선택된다. 바람직하게는, 제 2 도전체 층의 여분의 부분뿐만 아니라 제 1 도전체 층의 여분의 부분이 에칭에 의해 제거된다. 특히, 본 발명에 따른 방법은 실리콘 기술 분야에서 매우 통상적인 에칭 기법이 매우 용이하게 적용될 수 있게 한다. 또한 본 발명은 최종적으로 본 발명에 따른 방법에 의해 획득된 반도체 장치를 포함한다.
본 발명의 이러한 특징 및 다른 특징은 이하에서 설명되는 실시예를 참조함으로써 명확해지고 분명해질 것이다.
이하의 도면은 실제 축적대로 도시되지 않았고, 두께 방향의 치수 등과 같은 몇몇 치수들은 명료성을 위해 과장되었다. 서로 다른 도면 내에서 대응하는 영역 또는 부분에는 가능한 한 동일한 참조 부호를 부여하였다.
도 1 내지 도 10은 본 발명에 따른 방법에 대한 일실시예를 이용한 제조에 있어서 연속적인 단계에서의 반도체 장치를 두께 방향에 대해 직각으로 도시하는 개략적인 단면도이다. 장치(10)의 제조를 위한 기초로서, 기판(1)(여기에서는 실리콘으로 이루어짐)을 갖는 반도체 본체(2)(도 1 참조)를 이용하는데, 여기에서 제 1 MOSFET(3)는, 이러한 경우에 p형 기판(1) 내에 제공된 n형 반도체 영역(3A)의 위치에 형성될 것이고, 이러한 반도체 영역은 제 1 트랜지스터(3)의 채널 영역(3A)을 형성한다. 기판(1)의 인접 부분은 형성될 제 2 MOSFET(5)의 채널 영역(5A)으로서 기능한다. 이러한 경우에, 채널 영역(3, 5)은 실리콘 이산화물로 이루어진 절연 영역(11), 즉, 소위 트렌치 절연(trench insulation)에 의해 전기적으로 격리된다. 반도체 본체(2)의 표면은 0.5 내지 1.5nm 두께의 유전체 층(4)으로 피복되는데, 이 유전체 층(4)은 이러한 경우에 실리콘 이산화물을 포함한다. 상기 유전체 층 상에는, 중간층(6)이 제공되는데, 이러한 경우에 중간층(6)은 실리콘으로 이루어지고 10 내지 100nm 범위의 두께를 갖는다.
다음으로(도 2 참조), 중간층(6) 상의 포토레지스트(7A)를 패터닝한다. 그 후에(도 3 참조), 불화 수소 및 질산의 혼합물 또는 수산화 칼륨 용액 등과 같은 실리콘 에칭(silicon etch)을 이용하는 에칭에 의해서, 형성될 제 1 트랜지스터(3)의 위치에서 중간층(6)을 제거한다. 후속하여, 포토레지스트(7A)는 소위 포토레지스트 스트리퍼(photoresist stripper)에 의해 제거된다. 이를 위하여, 플라즈마 에칭 공정을 이용할 수 있다.
다음으로(도 4 참조), CVD(Chemical Vapor Deposition) 또는 스퍼터링 등과 같은 PVD(Physical Vapor Deposition)를 이용하여 제 1 도전체 층(33)을 제공한다. 이러한 경우에, 티타늄은 제 1 도전체 층(33)을 위한 재료로서 선택되고, 그 두께는 바람직하게는 최소 5nm로 선택되며, 이 경우에는 10nm로 선택되었다. 후속하여(도 5 참조), 포토레지스트 층(7B)을 패터닝한다. 다음에, 제 1 도전체 층(33)의 여분의 부분을 완충형 과산화 수소 용액(buffered hydrogen peroxide solution) 또는 과산화수소와 암모니아의 혼합물을 이용하는 에칭을 이용하여 제거한다. 이러한 공정에서, 중간층(6)은 에칭 차단층으로서 기능한다. 제 1 도전체 층(33)의 나머지 부분은 형성될 제 1 트랜지스터(3)의 게이트 전극(3B)으로서 기능한다.
다음에(도 6 참조), 포토레지스트(7B)는 앞서 설명된 포토레지스트(7A)의 제거와 동일한 방식으로 제거된다. 후속하여(도 7 참조), 앞서 언급된 것과 동일한 방식으로 제 2 저항(5)이 형성될 위치에서 중간층(6)을 제거한다.
후속하여(도 8 참조), 제 2 도전체 층(55)(이 경우에는 몰리브덴 이규화물(molybdenum disilicide)로 이루어짐)을 바람직하게는 최소 5nm의 두께로 제공하는데, 이 경우에는 10nm로 제공한다. 다음으로, 이러한 예에서 다른 도전체 층(56)(바람직하게는, 이 예에서와 동일하게 다결정 실리콘으로 이루어짐)을 100nm의 두께로 제공하는데, 이러한 다른 도전체 층(56)은 제 2 도전체 층(55)의 여분의 부분을 제거하기 위한 에칭 마스크(etch mask)로서 기능하고, 포토리소그래피를 위한 반사 방지층(anti-reflection layer)으로서 기능하며, 물론 도전체로서도 기능할 것이다. 이러한 층(56)은 포토리소그래피 및 에칭, 이러한 경우에는 플라즈마 에칭에 의해 원하는 대로 패터닝된다. 이러한 방식으로(도 9 참조), 제 2 게이트 전극(5B)과, 제 1 게이트 전극(3B) 위에 위치된 층(55, 56)의 일부분으로 이루어진 스택을 동시에 형성한다. 마지막으로(도 10 참조), 스택의 외부에 위치된 게이트 전극(3B)의 일부분은 에칭에 의해 제거된다. 도 10에 도시된 바와 같은 이러한 공정에서, 제 2 트랜지스터(5)의 게이트 전극(5B)은 실리콘 이산화물 또는 실리콘 질화물의 층(13)에 의해 보호될 수 있다. 또한, 다결정 실리콘 층(56)은 예를 들면, 30nm 두께의 SixOyNz층(도면 내에 도시되지 않음)을 구비하는 것이 유리할 수 있다는 것을 유의해야 한다.
그 후에 제조 공정은 CMOS 기술에서 통상적인 방식으로 진행된다. 이러한 공정의 연속적 진행에 있어서, 특히, 2개의 트랜지스터(3, 5)의 소스 및 드레인 영역(도시하지 않음)을 적합한 주입(implantations)에 의해 형성한다. 또한, 반도체 본체(2)는 다른 절연층에 의해 피복되고, 접속 영역, 필요하다면 접속 도전체를 구비한다. 각각의 장치(10)는 절단(sawing) 등과 같은 분리 기법을 이용하여 획득된다.
도 11 내지 도 19는 본 발명에 따른 방법에 대한 제 2 실시예를 이용한 제조에 있어서 연속적인 단계에서의 반도체 장치를 두께 방향에 대해 직각으로 도시하는 개략적인 단면도이다. 이 예에서의 제조는 실질적으로 제 1 실시예의 제조와 대응하므로, 세부 사항에 대해서는 위의 설명에서의 상기 부분을 참조하기로 한다. 여기에서는, 오로지 가장 중요한 차이점만을 간략하게 설명할 것이다. 중간층(6)(도 11 참조)을 제공한 직후에, 다른 중간층(8)을 제공하는데, 이 경우에는 100nm 두께를 갖는 알루미늄 층을 제공한다. 포토레지스트(7A) 및 에칭을 이용하여, 먼저(도 12 참조) 다른 중간층(8)을 패터닝하고(도 13 참조), 그에 따라 형성된 마스크(도 14 참조)를 이용하여 제 1 트랜지스터(3)의 위치에서 중간층(6)을 제거한다. 제 1 도전체 층(33)(도 15 참조)을 제공한 후에, 포토레지스트(7B)(도 16 참조)를 제공하고, 층(33) 중에서 상기 포토레지스트 외부에 위치한 부분을 제거한다. 포토레지스트(7B)(도 17 참조)를 제거한 후에, 다른 중간층(8)을 전부 제거한다. 다음에(도 18 참조), 중간층(6)을 완전히 제거한다. 마지막으로(도 19 참조), 제 2 도전체 층(55) 및 마스크 층(56)을 제공한다. 이 부분에서부터, 제조 공정은 예를 들면, 제 1 실시예와 관련하여 설명된 것과 동일하게 진행된다.
본 발명은 본 명세서에 설명된 예시적인 실시예로 한정되지 않으며, 당업자라면 본 발명의 범주 내에서 여러 수정 및 변형을 실행할 수 있을 것이다. 예를 들면, 서로 다른 기하 구조 및/또는 서로 다른 크기를 갖는 장치를 제조할 수 있다. Si로 이루어진 기판대신에, 유리, 세라믹 또는 합성 수지로 이루어진 기판을 대체물로서 이용할 수 있다. 반도체 본체는 소위 SOI(Silicon On Insulator)에 의해 형성될 수 있다. 이러한 경우에, 소위 기판 전달 기법을 이용하거나 이용하지 않을 수 있다.
또한, 본 발명의 범주 내에서 상술된 실시예에서 언급된 재료 이외의 재료를 이용할 수 있다는 것을 유의해야 한다. 또한, 상술된 재료 또는 다른 재료에 대해 에피택시, CVD(Chemical Vapor Deposition), 스퍼터링 및 증발 코팅(evaporation coating) 등과 같은 다른 증착 기법을 이용할 수 있다. 습식 화학 에칭 방법(wet-chemical etching methods) 대신에, 플라즈마 에칭 등과 같은 "건식(dry)" 기법을 이용할 수 있고, 그 반대로도 가능하다.
2개의 트랜지스터 모두에 있어서, 유전체 층이 반드시 동일하거나 동일한 두께를 가져야 할 필요가 없다는 것을 유의해야 한다.
이러한 장치는 집적 회로의 형태를 갖는지 여부에 무관하게, 다수의 다이오드 및/또는 트랜지스터 및 저항 및/또는 캐패시터 등과 같은 추가적인 능동(active) 및 수동(passive) 반도체 소자 또는 전자 부품을 포함할 수 있다는 것을 유의해야 한다. 그 제조는 물론 효과적으로 적응되어야 한다.
Claims (12)
- 기판(1) 및 반도체 본체(semiconductor body)(2)를 갖는 반도체 장치(10)를 제조하는 방법으로서,상기 반도체 장치(10)는,제 1 도전 타입을 갖는 제 1 소스, 드레인 및 채널 영역(3A)과, 제 1 도전체를 포함하고, 유전체 층(4)에 의해 상기 채널 영역(3A)으로부터 분리되는 제 1 게이트 전극(3B)을 구비하는 제 1 전계 효과 트랜지스터(3)와,상기 제 1 도전 타입에 반대되는 제 2 도전 타입을 갖는 제 2 소스, 드레인 및 채널 영역(5A)과, 상기 제 1 도전체와는 다른 제 2 도전체를 포함하고, 상기 유전체 층(4)에 의해 상기 채널 영역(5A)으로부터 분리되는 제 2 게이트 전극(5B)을 구비하는 제 2 전계 효과 트랜지스터(5)를 포함하고,상기 방법은,상기 게이트 전극(3B, 5B)을 형성하기 위해서 상기 유전체 층(4)을 구비하는 상기 반도체 본체(2)에 제 1 도전체 층(33)을 도포하며,다음에 상기 도전체 층을 상기 제 1 채널 영역(3A) 외부에서 다시 제거하고,그 이후에 제 2 도전체 층(55)을 상기 반도체 본체(2)에 도포하며,상기 제 1 도전체 층(33)을 도포하기 전에, 상기 유전체 층(4) 상에 중간층(intermediate layer)(6)-상기 중간층(6)의 재료로는 상기 유전체 층(4)에 대해 선택적으로 에칭될 수 있는 재료가 이용됨-을 제공하고,상기 제 1 도전체 층(33)을 제공하기 전에, 상기 제 1 채널 영역(3A)의 위치에서 상기 중간층(6)을 제거하며,상기 제 1 도전체 층(33)을 제공하고 상기 제 1 채널 영역(3A) 외부에서 다시 제거한 후, 상기 제 2 도전체 층(55)을 제공하기 전에, 상기 제 2 채널 영역(5A)의 위치에서 상기 중간층(6)을 제거하는반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 중간층(6)은 포토레지스트 마스크(7A, 7B) 및 에칭에 의해 국부적으로 제거되는 반도체 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 도전체 층(33)을 도포하기 전에, 상기 중간층(6)에는 다른 중간층(8)이 제공되고, 상기 다른 중간층(8)의 재료는 상기 중간층(6)의 재료에 대해 선택적으로 에칭 가능한 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 다른 중간층(8)의 재료는, 상기 제 1 도전체가 상기 다른 중간층(8)에 대해 선택적으로 에칭될 수 있도록 금속으로 선택되는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 다른 중간층(8)을 위한 재료로서 알루미늄을 선택하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 유전체 층(4)을 위한 재료로서 SiO2를 선택하고, 상기 중간층(6)을 위한 재료로서 Si를 선택하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 유전체 층(4)을 위한 재료로서 열적 SiO2(thermal SiO2)를 선택하고,상기 중간층(6)을 위한 재료로서 스퍼터링된(sputtered) Si02를 선택하는반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 유전체 층(4)을 위한 재료로서 비교적 높은 산소 농도를 갖는 SixOyNz를 선택하고,상기 중간층(6)을 위한 재료로서 Si3N4 또는 Si를 선택하는반도체 장치의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 유전체 층(4)을 위한 재료로서 비교적 낮은 산소 농도를 갖는 SixOyNz를 선택하고,상기 중간층(6)을 위한 재료로서 SiO2를 선택하는반도체 장치의 제조 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 1 도전 타입을 n형으로 선택하고,상기 제 1 도전체 층(33)을 위한 재료로서 탄탈륨, 텅스텐, 티타늄 또는 이러한 재료들의 질화물로 이루어지는 그룹 중에서 하나의 재료를 선택하며,상기 제 2 도전체 층(55)을 위한 재료소서 금속 실리사이드를 선택하는반도체 장치의 제조 방법.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 1 도전체 층(33)의 여분의 부분 및 상기 제 2 도전체 층(55)의 여분의 부분은 에칭에 의해 제거되는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 방법에 의해 제조되는 반도체 장치.
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