KR20050094166A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

Abstract

본 발명은 제조비용을 절감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.

본 발명의 플라즈마 디스플레이 패널의 구동방법은 서스테인 기간동안 주사전극들 및 유지전극들로 정극성의 서스테인펄스를 교번적으로 인가하는 단계와, 서스테인 기간동안 유지전극들로 적어도 하나 이상의 부극성의 제 1대향방전펄스를 공급하는 단계와, 서스테인 기간동안 주사전극들로 적어도 하나 이상의 부극성의 제 2대향방전펄스를 공급하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 제조비용을 절감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.

투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.

어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.

PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.

여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2ⁿ(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.

도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.

도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.

초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.

어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.

한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.

서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.

여기서, 서스테인 기간의 방전 발생원리를 도 4와 같은 육각형 형태의 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 여기서, 전압곡선(Vt close curve)은 PDP의 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용되고 있다.

도 4에서 전압곡선 내부의 육각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀 전압이 육각형 내부 영역에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 그리고, Y(-)는 주사전극(Y)에 부극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 주사전극(Y), 어드레스전극(X) 및 유지전극(Z)에 부극성 또는 정극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.

그리고, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 따라서, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 주사전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 유지전극(Z)에 전압이 인가되는 경우 유지전극(Z)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다. 한편, Vtxy, Vtzy, Vtxz, Vtzx, Vtyz 및 Vtyx 등의 전압들은 패널마다 약간씩 달라지게 되고,(셀크기 및 공정편차 등에 의하여) 이에 따라 전압곡선의 형태도 약간씩 달라지게 된다.

서스테인 기간의 동작과정을 설명하면, 어드레스 방전이 발생된 방전셀들에서 벽전하들은 도 4와 같이 그래프의 3사분면에 위치된다. 이후, 도 3과 같이 주사전극(Y)에 정극성의 서스테인 펄스가 인가되면 3사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 5와 같이 그래프의 3사분면에 위치된 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 주사전극(Y)과 유지전극(Z)간에 서스테인 방전이 발생된다.

서스테인 방전이 발생된 후 벽전하들은 도 6과 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 그래프의 1사분면에 위치된다. 이후, 유지전극(Z)에 정극성의 서스테인 펄스가 인가되면 1사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 6과 같이 그래프의 1사분면에 위치된 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 유지전극(Z)과 주사전극(Y)간에 서스테인 방전이 발생된다.

한편, 서스테인 방전이 발생된 후 벽전하들은 도 5와 같이 그래프의 3사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs)만큼 이격된 곳에서 약간 아래쪽, 즉 그래프의 3사분면에 위치된다. 실제로, 서스테인 기간에는 도 5 및 도 6과 같은 과정을 소정횟수 반복하면서 서스테인 방전을 일으킨다.

한편, PDP의 발광효율을 향상시키기 위하여 방전셀 내에서 유지전극(Z)과 주사전극(Y)간의 간격이 200㎛이상으로 설정된 롱갭(Long Gap) PDP가 제안되었다. 이와 같은 롱갭 PDP는 서스테인기간동안 대향방전으로부터 면방전으로 방전을 확산시켜 양광주 영역에서 방전을 일으킬 수 있고, 이에 따라 고효율 및 높은 휘도를 갖게된다.

도 7은 롱갭 플라즈마 디스플레이 패널의 서스테인 기간동안 공급되는 구동파형을 나타내는 도면이다.

도 7을 참조하면, 롱갭 PDP의 서스테인기간동안 주사전극들(Y) 및 유지전극들(Z)에는 교번적으로 서스테인펄스(sus)가 공급된다. 그리고, 어드레스전극들(X)에는 서스테인펄스(sus)보다 좁은 폭을 가지는 대향방전 펄스(OP)가 공급된다. 여기서, 어드레스전극들(X)에 공급되는 대향방전 펄스(OP)는 주사전극들(Y) 및 유지전극들(Z)에 공급되는 서스테인펄스와 동일한 시점에 상승된다.

방전의 발생되는 과정을 상세히 설명하면, 먼저 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 어드레스전극들(X)에 대향방전 펄스(OP)가 공급되면 어드레스전극(X)과 주사전극(Y) 및 유지전극(Z) 중 어느 하나의 전극(예컨데, 유지전극)과 대향방전이 발생된다. 그리고, 이 대향방전에 의하여 방전셀들 내에서 주사전극들(Y)과 유지전극들(Z)간의 면방전이 발생되어 소정의 빛을 외부로 방출된다. 이후, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 어드레스전극들(X)에 대향방전 펄스(OP)가 공급된다. 그러면, 어드레스전극들(X)과 주사전극(Y) 및 유지전극(Z) 중 어느 하나의 전극(예컨데, 주사전극)간에 대향방전이 발생되고, 이 대향방전에 의하여 유지전극들(Z)과 주사전극들(Y)간의 면방전이 개시된다. 즉, 종래의 롱갭 PDP에서는 어드레스전극들(X)에 공급되는 대향방전 펄스(OP)를 이용하여 대향방전(Y 또는 Z전극)을 일으킴으로써 주사전극들(Y)과 유지전극들(Z)간의 면방전을 개시하게 된다.

실제로, 서스테인 기간에 서스테인 방전이 발생되는 과정을 도 8과 같은 전압곡선(Vt close curve)를 이용하여 상세히 설명하기로 한다. 여기서, 롱갭 PDP의 전압곡선은 도 4에 도시된 전압곡선과 달리 사각형 형태를 갖는다.

도 8에서 전압곡선 내부의 사각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀전압이 사각형 내부에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 사각형 외부영역에 위치될 때 방전이 발생된다) 그리고, Y(-)는 주사전극(Y)에 부극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 주사전극(Y), 어드레스전극(X) 및 유지전극(Z)에 부극성 또는 정극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.

그리고, 전압곡선 그래프의 1사분면 표시된 Vtxy는 어드레스전극(X)에 전압이 인가되는 경우 어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 그리고, 전압곡선의 3사분면에 표시된 Vtyx는 주사전극(Y)에 전압이 인가되는 경우 주사전극(Y)과 어드레스전극(X)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz 및 Vtzx 각각도 전극들간의 방전개시전압을 나타낸다.

이와 같은 전압곡선을 이용하여 롱갭 PDP의 서스테인 방전을 상세히 설명하면, 어드레스 방전이 발생된 방전셀들에서 벽전하들은 도 8과 같이 그래프의 3사분면에 위치된다. 이후, 도 7과 같이 어드레스전극들(X)에 대향방전 펄스(OP)가 공급된다. 어드레스전극들(X)에 대향방전 펄스(OP)가 공급되면 어드레스방전에 형성된 벽전하들의 전압값과 대향방전 펄스(OP)의 전압값이 합쳐져 셀전압은 도 8과 같이 A1지점으로(즉, X(+)측으로 이동) 이동된다. 이때, 방전셀들에서는 대향방전이 일어나게 된다. 그리고, 대향방전 펄스(OP)와 동시에 주사전극들(Z)로 공급된 서스테인펄스(sus)에 의하여 셀전압은 도 9와 같이 A1지점으로부터 A2지점으로(즉, Y(+)측으로 이동) 이동된다. 이때, 방전셀들에서는 면방전이 일어난다.

서스테인 방전이 발생된 후 벽전하들은 도 10과 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 A3의 지점에 위치된다. 이후, 도 7과 같이 어드레스전극들(X)에 대향방전 펄스(OP)가 공급됨과 아울러 유지전극들(Z)에 서스테인펄스(sus)가 공급된다. 어드레스전극들(X)에 대향방전 펄스(OP)가 공급되면 셀전압은 A3의 지점으로부터 A4의 지점(즉, X(+)측으로 이동)으로 이동된다. 이때, 방전셀들에서는 대향방전이 일어나게 된다. 그리고, 유지전극들(Z)에 공급된 서스테인펄스(sus)에 의하여 셀전압은 A4의 지점으로부터 A5의 지점으로(즉, Z(+)측으로 이동) 이동된다. 이때, 방전셀들에서는 면방전이 일어난다.

한편, 서스테인 방전이 발생된 후 벽전하들은 도 11과 같이 그래프의 3사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs)만큼 이격된 곳에서 약간 아래측인 A6지점에 위치된다. 이후, 주사전극들(Y) 및 어드레스전극들(X)에 공급되는 서스테인펄스(sus) 및 대향방전 펄스(OP)에 의하여 서스테인 방전이 발생된다. 실제로, 서스테인 기간에는 상술한바와 같은 서스테인 방전을 소정횟수 일으킴으로써 계조를 표현하게 된다.

하지만, 이와 같은 종래의 롱갭 PDP에서는 어드레스전극들(X)에 공급되는 대향방전 펄스(OP)를 이용하여 대향방전(면방전을 일으키기 위한 개시방전)을 일으키기 때문에 도시되지 않은 데이터 집적회로를 구성하는데 높은 비용이 추가로 발생되는 문제점이 있다. 이를 상세히 설명하면, 어드레스전극들(X)에 공급되는 대향방전 펄스(OP)는 어드레스기간에 공급되는 데이터펄스(data)보다 높은 전압으로 설정된다. 다시 말하여, 대향방전 펄스(OP)는 주사전극들(Y) 및 유지전극들(Z) 중 어느 하나의 전극과 대향방전을 일으킬 수 있는 전압, 예를 들면 100V이상의 전압으로 설정된다.

이와 같이 대향방전 펄스(OP)의 전압이 높게 설정되면 데이터 집적회로에 구성되는 소자들의 내압을 높게 설정해야 하고, 이에 따라 높은 제조비용이 추가로 발생되게 된다. 아울러, 데이터 집적회로에는 대향방전 펄스(OP)를 공급하기 위하여 추가적으로 회로가 설치되어야 한다. 여기서, 어드레스전극들(X)은 각각 개별적으로 구동되기 때문에 각각의 전극들 모두에 추가적으로 회로가 설치되어야 하는 문제점이 있다. 다시 말하여, 어드레스전극들(X)은 주사전극들(Y) 및 유지전극들(Z)과 달리 개별적으로 구동된다.(데이터 펄스의 공급을 위해서) 따라서, 서스테인 기간동안 어드레스전극들(X)로 대향방전 펄스가 공급되기 위해서는 어드레스전극들(X)의 수에 해당되는 회로가 각각의 전극들에 설치되어야 하고, 이에 따라 높은 제조비용이 발생된다.

따라서, 본 발명의 목적은 제조비용을 절감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 서스테인 기간동안 주사전극들 및 유지전극들로 정극성의 서스테인펄스를 교번적으로 인가하는 단계와, 서스테인 기간동안 유지전극들로 적어도 하나 이상의 부극성의 제 1대향방전펄스를 공급하는 단계와, 서스테인 기간동안 주사전극들로 적어도 하나 이상의 부극성의 제 2대향방전펄스를 공급하는 단계를 포함한다.

상기 제 1대향방전펄스는 주사전극들로 서스테인펄스가 공급될 때 마다 주사전극들로 공급되는 서스테인펄스와 중첩되게 인가된다.

상기 제 2대향방전펄스는 유지전극들로 서스테인펄스가 공급될 때 마다 유지전극들로 공급되는 서스테인펄스와 중첩되게 인가된다.

상기 제 1 및 제 2대향방전펄스의 전압값은 방전셀에 형성된 어드레스전극과 대향방전이 일어날수 있도록 설정된다.

상기 제 1 및 제 2대향방전펄스의 펄스 폭은 서스테인펄스의 펄스 폭보다 좁게 설정된다.

상기 제 1 및 제 2대향방전펄스는 서스테인펄스와 동일 시점에 상승한다.

상기 제 1 및 제 2대향방전펄스는 서스테인펄스보다 늦게 상승된다.

상기 제 1 및 제 2대향방전펄스는 서스테인펄스보다 먼저 상승된다.

상기 주사전극들에 인가되는 서스테인펄스와 유지전극들에 인가되는 서스테인펄스는 소정기간을 사이에 두고 교번적으로 공급된다.

상기 주사전극들로 공급된 서스테인펄스가 하강된 직후에 유지전극들로 서스테인펄스가 공급되고, 유지전극들로 공급된 서스테인펄스가 하강된 직후에 주사전극들로 서스테인펄스가 공급된다.

상기 주사전극들 및 유지전극들과 교차되게 형성된 어드레스전극들로 제 1대향방전펄스 및 제 2대향방전펄스와 동기되도록 정극성의 제 3대향방전펄스를 공급하는 단계를 포함한다.

상기 제 3대향방전펄스의 전압값은 어드레스기간동안 어드레스전극으로 공급되는 데이터펄스의 전압과 동일하게 설정된다.

상기 제 1대향방전펄스의 전압값은 제 3대향방전펄스의 전압값과 합쳐져 대향방전이 일어날 수 있도록 설정된다.

상기 제 2대향방전펄스의 전압값은 제 3대향방전펄스의 전압값과 합쳐져 대향방전이 일어날 수 있도록 설정된다.

상기 제 1대향방전펄스, 제 2대향방전펄스 및 제 3대향방전펄스의 펄스 폭은 서스테인펄스의 펄스 폭보다 좁게 설정된다.

상기 제 1대향방전펄스의 펄스 폭, 제 2대향방전펄스의 펄스 폭 및 제 3대향방전펄스의 펄스 폭은 동일하게 설정된다.

상기 제 3대향방전펄스의 펄스 폭은 제 1 및 제 2대향방전펄스의 펄스 폭보다 넓게 형성된다.

상기 제 3대향방전펄스의 펄스 폭은 제 1 및 제 2대향방전펄스의 펄스 폭보다 좁게 형성된다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하 도 12 내지 도 19c를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 12는 본 발명의 제 1실시예에 의한 롱갭 플라즈마 디스플레이 패널의 서스테인기간에 공급되는 구동파형을 나타내는 도면이다.

도 12를 참조하면, 본 발명의 제 1실시예에 의한 롱갭 PDP의 구동방법에서 서스테인 기간동안 주사전극들(Y) 및 유지전극들(Z)에는 교번적으로 정극성의 서스테인펄스(sus)가 공급된다. 그리고, 유지전극들(Z) 및 주사전극들(Y)에는 서스테인펄스(sus)와 동일한 시점에 상승하는(즉, 중첩되는) 부극성의 대향방전 펄스(OP)가 교번적으로 공급된다.(즉, 서스테인 기간동안 유지전극들(Z) 및 주사전극들(Y)에는 적어도 하나 이상의 대향방전 펄스(OP)가 공급된다)

여기서, 주사전극들(Y) 및 유지전극들(Z)에 공급되는 대향방전 펄스(OP)의 전압값은 어드레스전극(X)과 대향방전이 일어날 수 있도록 설정된다. 실제로, 주사전극들(Y) 및 유지전극들(Z)에 교번적으로 공급되는 대향방전 펄스(OP)의 전압값은 어드레스전극(X)과 대향방전이 일어날 수 있도록 패널의 해상도 및 인치등을 고려하여 실험적으로 결정된다. 주사전극들(Y)에 공급되는 대향방전 펄스(OP)는 유지전극들(Z)에 공급되는 서스테인펄스(sus)와 동일한 시점에 상승된다. 마찬가지로, 유지전극들(Z)에 공급되는 대향방전 펄스(OP)는 주사전극들(Y)에 공급되는 서스테인펄스(sus)와 동일한 시점에 상승된다.

한편, 대향방전 펄스(OP)의 폭(T1)은 서스테인펄스(sus)의 폭(T2)보다 좁은 폭으로 설정된다. 따라서, 서스테인펄스(sus)와 동일한 시점에 상승된 대향방전 펄스(OP)는 서스테인펄스(sus)보다 먼저 하강된다. 그리고, 주사전극(Y) 및 유지전극(Z)에 교번적으로 공급되는 서스테인펄스(sus)는 소정기간(T3)을 사이에 두고 인가된다.

서스테인 방전이 발생되는 과정을 상세히 설명하면, 먼저 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 유지전극들(Z)에 대향방전 펄스(OP)가 공급되면 어드레스전극들(X)과 주사전극들(Y) 및 유지전극들(Z) 중 어느 하나의 전극들(예컨데 유지전극들(Z))과 대향방전이 발생되고, 이 대향방전에 의하여 주사전극들(Y)과 유지전극들(Z) 간에 면방전이 발생된다. 마찬가지로, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 주사전극들(Y)에 대향방전펄스(OP)가 공급되면 어드레스전극들(X)과 주사전극들(Y) 및 유지전극들(Z) 중 어느 하나의 전극들(예컨데 주사전극들(Y))과 대향방전이 발생되고, 이 대향방전에 의하여 주사전극들(Y)과 유지전극들(Z) 간에 면방전이 발생된다.

즉, 본 발명에서는 어드레스전극들(X)을 기저전위로 유지한 상태에서 주사전극들(Y) 및 유지전극들(Z)로 부극성의 대향방전 펄스(OP)를 교번적으로 공급함으로써 롱갭 PDP에서 안정적인 서스테인 방전을 일으킬 수 있다. 여기서, 어드레스전극들(X)을 기저전위로 유지하게 되면 어드레스전극들(X)에는 데이터펄스(어드레스 기간에 공급)만이 공급되기 때문에 데이터 집적회로의 비용이 상승하는 것을 방지할 수 있다.

한편, 본 발명에서는 주사전극들(Y) 및 유지전극들(Z)로 대향방전 펄스(OP)가 공급되기 때문에 도시되지 않은 서스테인 구동부에 대향방전 펄스(OP)를 공급하기 위한 회로가 추가되어야 한다. 여기서, 주사전극들(Y) 및 유지전극들(Z)은 공통적으로 구동될 수 있는 전극들이기 때문에 대향방전 펄스(OP)를 공급하기 위하여 각각의 서스테인 집적회로에는 하나의 회로만이 설치된다. 그리고, 주사전극들(Y) 및 유지전극들(Z)은 서스테인펄스 등 높은 구동전압을 공급받기 때문에 서스테인 집적회로에 설치되는 부품 소자들의 내압은 대향방전 펄스(OP)에 의하여 추가적으로 높아지지 않는다.(즉, 종래와 동일한 내압유지)

서스테인 기간에 서스테인 방전이 발생되는 과정을 도 13 및 도 14와 같은 전압곡선(Vt close curve)를 이용하여 상세히 설명하기로 한다.

도 13을 참조하면, 서스테인 방전이 발생된 후 벽전하들은 그래프의 3사분면에 위치된다. 즉, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs) 만큼 이격된 곳에서 약간 아래측인 B1지점에 위치된다. 이후, 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 유지전극들(Z)에 대향방전 펄스(OP)가 공급된다. 그러면, 유지전극들(Z)에 공급된 대향방전 펄스(OP)(B1→B2)의 전압과 주사전극들(Y)에 공급된 서스테인펄스(sus)(B2→B3)의 전압값이 합쳐져 셀전압은 B3의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다.

서스테인 방전이 발생된 후 벽전하들은 도 14와 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 B4의 지점에 위치된다. 이후, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 주사전극들(Y)에 대향방전 펄스(OP)가 공급된다. 그러면, 주사전극들(Y)에 공급된 대향방전 펄스(OP)(B4→B5)의 전압과 유지전극들(Z)에 공급된 서스테인펄스(sus)(B5→B6)의 전압값이 합쳐져 셀전압은 B6의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다. 실제로, 본 발명에서는 도 13 및 도 14와 같은 과정을 소정횟수 반복하면서 서스테인 방전을 일으키게 된다.

한편, 도 12에 도시된 본 발명의 제 1실시예에 의한 구동파형은 다양하게 변경될 수 있다. 이를 도 15a 내지 도 15c를 참조하여 상세히 설명하기로 한다.

먼저, 본 발명의 제 1실시예에서 대향방전 펄스(OP)는 도 15a와 같이 서스테인펄스(sus)와 완전히 중첩되도록 인가될 수 있다. 이때, 대향방전 펄스(OP)는 서스테인펄스(sus)와 동일한 시점에 상승되지 않는다. 다시 말하여, 도 15a에 도시된 본 발명의 제 2실시예에 의한 구동파형에서 대향방전 펄스(OP)는 서스테인펄스(sus)가 상승된 후 일정시간 후에 상승된다. 여기서, 대향방전 펄스(OP)의 상승 시점은 좁은 폭(T1)을 가지는 대향방전 펄스(OP)가 넓은 폭(T2)을 가지는 서스테인펄스(sus)보다 먼저 하강될 수 있도록 설정된다.(즉, 대향방전 펄스(OP)와 서스테인펄스(sus)는 완전히 중첩된다) 한편, 본 발명의 제 2실시예에 의한 구동파형에서는 대향방전 펄스(OP)의 상승시점을 제외한 다른 특징들은 도 12에 도시된 본 발명의 제 1실시예와 동일하다.

서스테인 기간에 방전이 발생되는 과정을 전압곡선을 이용하여 상세히 설명하면, 서스테인 방전이 발생된 후 벽전하들은 그래프의 3사분면에 위치된다. 즉, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 도 13과 같이 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs) 만큼 이격된 곳에서 약간 아래측인 B1지점에 위치된다. 이후, 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 유지전극들(Z)에 대향방전 펄스(OP)가 공급된다. 그러면, 주사전극들(Y)에 공급된 서스테인펄스(sus)의 전압과 유지전극들(Z)에 공급된 대향방전 펄스(OP)의 전압값이 합쳐져 셀전압은 B3의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다.

서스테인 방전이 발생된 후 벽전하들은 도 14와 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs) 만큼 이격된 B4의 지점에 위치된다. 이후, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 주사전극들(Y)에 대향방전 펄스(OP)가 공급된다. 그러면, 유지전극들(Z)에 공급된 서스테인펄스(sus)의 전압과 주사전극들(Y)에 공급된 대향방전 펄스(OP)의 전압값이 합쳐져 셀전압은 B6의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다. 실제로, 본 발명의 제 2실시예에서는 도 13 및 도 14와 같은 과정을 소정횟수 반복하면서 서스테인 방전을 일으키게 된다.

그리고, 본 발명의 제 1실시예에서 대향방전 펄스(OP)는 도 15b와 같이 서스테인펄스(sus)와 일부 중첩되도록 인가될 수 있다. 이때, 대향방전 펄스(OP)는 서스테인펄스(sus)보다 먼저 상승된다. 다시 말하여, 도 15b에 도시된 본 발명의 제 3실시예에 의한 구동파형에서 대향방전 펄스(OP)는 서스테인펄스(sus)보다 먼저 상승된 후 서스테인 펄스(sus)가 상승될 때 하강된다.(즉, 대향방전 펄스(OP)와 서스테인펄스(sus)는 일부 중첩된다) 한편, 본 발명의 제 3실시예에 의한 구동파형에서는 대향방전 펄스(OP)의 상승시점을 제외한 다른 특징들은 도 12에 도시된 본 발명의 제 1실시예와 동일하다.

아울러, 본 발명의 제 1실시예에서 서스테인펄스(sus)는 도 15c와 같이 소정기간(T3)없이 연속적으로 공급될 수 있다. 다시 말하여, 도 15c에 도시된 본 발명의 제 4실시예에서는 주사전극(Y)에 공급되는 서스테인펄스(sus)가 하강함과 동시에 유지전극(Z)에 서스테인펄스(sus)가 상승되도록 설정된다. 마찬가지로, 본 발명의 제 4실시예에서는 유지전극(Z)에 공급되는 서스테인펄스(sus)가 하강함과 동시에 주사전극(Y)에 공급되는 서스테인펄스(sus)가 상승되도록 설정된다. 한편, 본 발명의 제 4실시예에 의한 구동파형에서는 대향방전 펄스(OP)의 상승시점을 제외한 다른 특징들은 도 12에 도시된 본 발명의 제 1실시예와 동일하다.

도 16은 본 발명의 제 5실시예에 의한 롱갭 플라즈마 디스플레이 패널의 서스테인 기간에 공급되는 구동파형을 나타내는 도면이다.

도 16을 참조하면, 본 발명의 제 5실시예에 의한 롱갭 PDP의 서스테인 기간동안 주사전극들(Y) 및 유지전극들(Z)에는 교번적으로 정극성의 서스테인펄스(sus)가 공급된다. 그리고, 주사전극들(Y) 및 유지전극들(Z)에는 서스테인펄스(sus)와 동일한 시점에 상승하는(즉, 중첩되는) 부극성의 제 1대향방전 펄스(OP1)가 공급된다. 아울러, 어드레스전극(X)에는 서스테인펄스(sus)와 동일한 시점에 상승하는(즉, 중첩되는) 정극성의 제 2대향방전 펄스(OP2)가 공급된다.

여기서, 주사전극들(Y)에 공급되는 제 1대향방전 펄스(OP1)는 유지전극들(Z)에 공급되는 서스테인펄스(sus)와 동일 시점에 상승된다. 마찬가지로, 유지전극들(Z)에 공급되는 제 1대향방전 펄스(OP1)는 주사전극들(Y)에 공급되는 서스테인펄스(sus)와 동일 시점에 상승된다. 그리고, 어드레스전극(X)에 공급되는 제 2대향방전 펄스(OP2)는 주사전극들(Y) 및 유지전극들(Z)에 서스테인펄스(sus)가 공급될 때 마다 서스테인펄스(sus)와 동일 시점에 상승되도록 공급된다.

이와 같은 본 발명에서 주사전극들(Y) 및 유지전극들(Z)에 공급되는 제 1대향방전 펄스(OP1)의 전압값은 어드레스전극(X)에 공급되는 제 2대향방전 펄스(OP2)의 전압값과 합쳐져 대향방전이 발생될 수 있도록 설정된다. 실제로, 제 1대향방전 펄스(OP1)의 전압값은 제 2대향방전 펄스(OP2)와 함께 대향방전이 일어날 수 있도록 패널의 해상도 및 인치등을 고려하여 실험적으로 결정된다. 어드레스전극(X)에 공급되는 제 2대향방전 펄스(OP2)의 전압값(Va)은 어드레스기간에 공급되는 데이터펄스의 전압값(Va)과 동일하게 설정된다. 따라서, 본 발명의 제 5실시예에서는 도시되지 않은 어드레스구동부에 추가적인 회로의 설치없이 제 2대향방전 펄스(OP2)를 공급할 수 있다.

한편, 제 1 및 제 2대향방전 펄스(OP1, OP2)는 동일한 폭(T1)을 갖도록 설정된다. 그리고, 서스테인펄스(sus)는 제 1 및 제 2대향방전 펄스(OP1, OP2)의 폭(T1)보다 넓은 폭(T2)으로 설정된다. 따라서, 서스테인펄스(sus)와 동일한 시점에 상승된 제 1 및 제 2대향방전 펄스(OP1, OP2)는 서스테인펄스(sus)보다 먼저 하강된다. 그리고, 주사전극(Y) 및 유지전극(Z)에 교번적으로 공급되는 서스테인펄스(sus)는 소정기간(T3)을 사이에 두고 인가된다.

서스테인 방전이 발생되는 과정을 상세히 설명하면, 먼저 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 유지전극들(Z)에 제 1대향방전 펄스(OP1)가 공급된다. 그리고, 제 1대향방전펄스(OP1)와 동기되도록 어드레스전극들(X)에 제 2대향방전 펄스(OP2)가 공급된다. 그러면, 제 1대향방전 펄스(OP1) 및 제 2대향방전 펄스(OP2)의 전압차에 의하여 유지전극들(Z) 및 어드레스전극들(X) 사이에서 대향방전이 발생되고, 이 대향방전에 의하여 주사전극들(Y) 및 유지전극들(Z)간의 면방전이 개시된다.

이후, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 주사전극들(Y)에 제 1대향방전 펄스(OP1)가 공급되고, 어드레스전극들(X)에 제 2대향방전 펄스(OP2)가 공급된다. 그러면, 제 1대향방전 펄스(OP1) 및 제 2대향방전 펄스(OP2)의 전압차에 의하여 주사전극들(Y) 및 어드레스전극들(X) 사이에서 대향방전이 발생되고, 이 대향방전에 의하여 주사전극들(Y) 및 유지전극들(Z)간의 면방전이 개시된다.

즉, 본 발명에서는 어드레스전극들(X)에 데이터펄스와 동일한 전압값을 가지는 제 2대향방전 펄스(OP2)를 공급함과 아울러 주사전극들(Y) 및 유지전극들(Z)에 교번적으로 제 1대향방전 펄스(OP1)를 공급함으로써 롱갭 PDP에서 안정적인 서스테인 방전을 일으킬 수 있다. 여기서, 어드레스전극(X)을 데이터펄스와 동일한 전압값을 가지는 제 2대향방전 펄스(OP2)만이 공급되기 때문에 데이터 집적회로에 추가적인 회로가 실장되는 것을 방지할 수 있다.(즉, 비용상승 방지)

한편, 본 발명에서는 주사전극들(Y) 및 유지전극들(Z)로 대향방전 펄스(OP)가 공급되기 때문에 도시되지 않은 서스테인 구동부에 제 1대향방전 펄스(OP1)를 공급하기 위한 회로가 추가되어야 한다. 여기서, 주사전극들(Y) 및 유지전극들(Z)은 공통적으로 구동될 수 있는 전극들이기 때문에 제 1대향방전 펄스(OP1)를 공급하기 위하여 각각의 서스테인 집적회로에는 하나의 회로만이 설치된다. 그리고, 주사전극들(Y) 및 유지전극들(Z)은 서스테인펄스 등 높은 구동전압을 공급받기 때문에 서스테인 집적회로에 설치되는 부품 소자들의 내압은 제 1대향방전 펄스(OP1)에 의하여 추가적으로 높아지지 않는다.(즉, 종래와 동일한 내압유지)

서스테인 기간에 서스테인 방전이 발생되는 과정을 도 17 및 도 18에 도시된 전압곡선(Vt close Curve)을 이용하여 상세히 설명하기로 한다.

도 17을 참조하면, 서스테인 방전이 발생된 후 벽전하들은 그래프의 3사분면에 위치된다. 즉, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 -X축으로 서스테인전압(Vs) 만큼 이격된 곳에서 약간 아래측인 C1의 지점에 위치된다. 이후, 주사전극들(Y)에 서스테인펄스(sus)가 공급됨과 아울러 유지전극들(Z)에 제 1대향방전 펄스(OP1)가 공급되고, 어드레스전극들(X)에 제 2대향방전 펄스(OP2)가 공급된다. 그러면, 서스테인펄스(sus)(C3→C4), 제 1대향방전 펄스(OP1)(C2→C3) 및 제 2대향방전 펄스(OP2)(C1→C2)의 전압값이 합쳐져 셀전압은 C4의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다.

서스테인 방전이 발생된 후 벽전하들은 도 18과 같이 그래프의 1사분면에 위치된다. 여기서, 서스테인 방전은 강하게 발생되기 때문에 벽전하들은 전압곡선의 중심영역에서 대략 서스테인전압(Vs)만큼 이격된 C5의 지점에 위치된다. 이후, 유지전극들(Z)에 서스테인펄스(sus)가 공급됨과 아울러 주사전극들(Y)에 제 1대향방전 펄스(OP1)가 공급되고, 어드레스전극들(X)에 제 2대향방전 펄스(OP2)가 공급된다. 그러면, 제 2대향방전 펄스(OP2)(C5→C6), 제 1대향방전 펄스(C6→C7) 및 서스테인펄스(sus)(C7→C8)의 전압값이 합쳐져 셀전압은 C8의 지점으로 이동된다. 이때, 방전셀들에서는 대향방전 및 면방전이 순차적으로 발생된다. 실제로, 본 발명의 제 5실시예에서는 도 17 및 도 18과 같은 과정을 소정횟수 반복하면서 서스테인 방전을 일으키게 된다.

한편, 도 16에 도시된 본 발명의 제 5실시예에 의한 구동파형은 다양하게 변경될 수 있다. 실제로, 본 발명의 제 5실시예에서 제 1 및 제 2대향방전 펄스(OP1, OP2)는 서스테인 펄스(sus)와 중첩되게 인가됨과 아울러 그 펄스 폭이 다양하게 설정될 수 있다. 이를 도 19a 내지 도 19c를 참조하여 상세히 설명하기로 한다.

도 19a를 참조하면, 본 발명의 제 6실시예에 의한 본 발명의 구동파형에서 제 1대향방전 펄스(OP1)의 펄스 폭(T5)은 제 2대향방전 펄스(OP2)의 펄스 폭(T6)보다 넓게 설정된다. 여기서, 주사전극들(Y) 및 유지전극들(Z)에 교번적으로 인가되는 제 1대향방전 펄스(OP1)는 유지전극들(Z) 및 주사전극들(Y)에 교번적으로 인가되는 서스테인펄스(sus)와 동일 시점에 상승된다. 그리고, 어드레스전극들(X)에 공급되는 제 2대향방전 펄스(OP2)는 서스테인펄스(sus)보다 늦은 시점에 상승됨과 아울러 제 1대향방전 펄스(OP1)와 완전히 중첩되도록 공급된다. 그 외 본 발명의 제 6실시예에 의한 구동파형은 본 발명의 제 5실시예에 의한 구동파형과 동일하므로 상세한 설명은 생략하기로 한다.

도 19b를 참조하면, 본 발명의 제 7실시예에 의한 본 발명의 구동파형에서 제 1대향방전 펄스(OP1)의 펄스 폭(T6)은 제 2대향방전 펄스(OP2)의 펄스 폭(T5)보다 좁게 설정된다. 여기서, 어드레스전극들(X)에 인가되는 제 2대향방전 펄스(OP2)는 주사전극들(Y) 및 유지전극들(Z)에 교번적으로 인가되는 서스테인펄스(sus)와 동일 시점에 상승된다. 그리고, 주사전극들(Y) 및 유지전극들(Z)에 교번적으로 인가되는 제 1대향방전 펄스(OP1)는 서스테인펄스(sus)보다 늦은 시점에 상승됨과 아울러 제 2대향방전 펄스(OP2)와 완전히 중첩되도록 공급된다. 그 외 본 발명의 제 7실시예에 의한 구동파형은 본 발명의 제 5실시예에 의한 구동파형과 동일하므로 상세한 설명은 생략하기로 한다.

도 19c를 참조하면, 본 발명의 제 8실시예에 의한 본 발명의 구동파형에서 주사전극들(Y) 및 유지전극들(Z)에 공급되는 서스테인펄스(sus)는 소정간격(T3)없이 연속적으로 공급된다. 다시 말하여, 주사전극들(Y)에 공급되는 서스테인펄스(sus)가 하강됨과 동시에 유지전극들(Z)에 공급되는 서스테인펄스(sus)가 상승된다. 마찬가지로, 유지전극들(Z)에 공급되는 서스테인펄스(sus)가 하강됨과 동시에 주사전극들(Y)에 공급되는 서스테인펄스(sus)가 상승된다. 그 외 제 1 및 제 2대향방전 펄스(OP1, OP2)의 공급시점을 포함한 다른 특징들은 본 발명의 제 5실시예와 동일하므로 상세한 설명은 생략하기로 한다.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 서스테인 기간동안 주사전극들 및 유지전극들에 교번적으로 대향방전 펄스를 공급함으로써 방전셀내에서 대향방전을 개시하게 된다. 이때, 어드레스전극들은 기저전위를 유지하기 때문에 어드레스집적회로에 추가적인 회로가 삽입되지 않고, 이에 따라 제조비용을 절감할 수 있다. 아울러, 본 발명에서는 주사전극들 및 유지전극들에 교번적으로 제 1대향방전 펄스를 공급하고, 어드레스전극들에 데이터펄스와 동일한 전압값을 가지는 제 2대향방전 펄스를 공급함으로써 방전셀내에서 대향방전을 개시하게 된다. 이때, 제 2대향방전 펄스는 어드레스기간에 공급되는 데이터펄스와 동일한 전압값을 갖기 때문에 어드레스집적회로에 추가적인 회로가 삽입되지 않고, 이에 따라 제조비용을 절감할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.

도 2는 한 프레임에 포함된 서브필드의 휘도가중치의 일례를 나타내는 도면.

도 3은 서브필드의 기간동안 전극들에 인가되는 구동파형을 나타내는 파형도.

도 4는 어드레스 방전이 발생된 방전셀에서 벽전하의 위치를 나타내는 도면.

도 5는 도 4에 도시된 벽전하에 서스테인 펄스가 공급되었을 때 서스테인 방전이 발생되는 과정을 나타내는 도면.

도 6은 도 5의 서스테인 방전에 의하여 형성된 벽전하의 위치를 나타내는 도면.

도 7은 롱갭 플라즈마 디스플레이 패널의 서스테인 기간동안 공급되는 구동파형을 나타내는 파형도.

도 8 및 도 9는 도 7의 주사전극 및 어드레스전극에 공급되는 구동파형에 의하여 서스테인 방전이 발생되는 과정을 나타내는 도면.

도 10은 도 7의 유지전극 및 어드레스전극에 공급되는 구동파형에 의하여 서스테인 방전이 발생되는 과정을 나타내는 도면.

도 11은 도 10의 서스테인 방전에 의하여 형성된 벽전하의 위치를 나타내는 도면.

도 12는 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 13 및 도 14는 도 12의 구동파형에 의하여 서스테인 방전이 발생되는 과정을 나타내는 도면.

도 15a는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 15b는 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 15c는 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 16은 본 발명의 제 5실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 17 및 도 18은 도 16의 구동파형에 의하여 서스테인 방전이 발생되는 과정을 나타내는 도면.

도 19a는 본 발명의 제 6실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 19b는 본 발명의 제 7실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

도 19c는 본 발명의 제 8실시예에 의한 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 상부기판 12Y,12Z : 투명전극

13Y,13Z : 버스전극 14,22 : 유전체층

16 : 보호막 18 : 하부기판

24 : 격벽 26 : 형광체층

Claims (18)

1. 매트릭스 형태로 배치된 방전셀들과, 상기 방전셀들 내에서 주사전극들 및 유지전극들의 간격이 200㎛이상으로 설정된 플라즈마 디스플레이 패널의 구동방법에 있어서,

   서스테인 기간동안 상기 주사전극들 및 유지전극들로 정극성의 서스테인펄스를 교번적으로 인가하는 단계와,

   상기 서스테인 기간동안 상기 유지전극들로 적어도 하나 이상의 부극성의 제 1대향방전펄스를 공급하는 단계와,

   상기 서스테인 기간동안 상기 주사전극들로 적어도 하나 이상의 부극성의 제 2대향방전펄스를 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
2. 제 1항에 있어서,

   상기 제 1대향방전펄스는 상기 주사전극들로 서스테인펄스가 공급될 때 마다 상기 주사전극들로 공급되는 서스테인펄스와 중첩되게 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
3. 제 1항에 있어서,

   상기 제 2대향방전펄스는 상기 유지전극들로 서스테인펄스가 공급될 때 마다 상기 유지전극들로 공급되는 서스테인펄스와 중첩되게 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
4. 제 1항에 있어서,

   상기 제 1 및 제 2대향방전펄스의 전압값은 상기 방전셀에 형성된 어드레스전극과 대향방전이 일어날수 있도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
5. 제 2항 또는 제 3항에 있어서,

   상기 제 1 및 제 2대향방전펄스의 펄스 폭은 상기 서스테인펄스의 펄스 폭보다 좁게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
6. 제 5항에 있어서,

   상기 제 1 및 제 2대향방전펄스는 상기 서스테인펄스와 동일 시점에 상승하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
7. 제 5항에 있어서,

   상기 제 1 및 제 2대향방전펄스는 상기 서스테인펄스보다 늦게 상승되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
8. 제 5항에 있어서,

   상기 제 1 및 제 2대향방전펄스는 상기 서스테인펄스보다 먼저 상승되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
9. 제 1항에 있어서,

   상기 주사전극들에 인가되는 서스테인펄스와 상기 유지전극들에 인가되는 서스테인펄스는 소정기간을 사이에 두고 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
10. 제 1항에 있어서,

    상기 주사전극들로 공급된 서스테인펄스가 하강된 직후에 상기 유지전극들로 서스테인펄스가 공급되고, 상기 유지전극들로 공급된 서스테인펄스가 하강된 직후에 상기 주사전극들로 서스테인펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
11. 제 2항 또는 제 3항에 있어서,

    상기 주사전극들 및 유지전극들과 교차되게 형성된 어드레스전극들로 상기 제 1대향방전펄스 및 제 2대향방전펄스와 동기되도록 정극성의 제 3대향방전펄스를 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
12. 제 11항에 있어서,

    상기 제 3대향방전펄스의 전압값은 어드레스기간동안 상기 어드레스전극으로 공급되는 데이터펄스의 전압과 동일하게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
13. 제 12항에 있어서,

    상기 제 1대향방전펄스의 전압값은 상기 제 3대향방전펄스의 전압값과 합쳐져 대향방전이 일어날 수 있도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
14. 제 12항에 있어서,

    상기 제 2대향방전펄스의 전압값은 상기 제 3대향방전펄스의 전압값과 합쳐져 대향방전이 일어날 수 있도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
15. 제 11항에 있어서,

    상기 제 1대향방전펄스, 제 2대향방전펄스 및 제 3대향방전펄스의 펄스 폭은 상기 서스테인펄스의 펄스 폭보다 좁게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
16. 제 15항에 있어서,

    상기 제 1대향방전펄스의 펄스 폭, 제 2대향방전펄스의 펄스 폭 및 제 3대향방전펄스의 펄스 폭은 동일하게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
17. 제 15항에 있어서,

    상기 제 3대향방전펄스의 펄스 폭은 상기 제 1 및 제 2대향방전펄스의 펄스 폭보다 넓게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
18. 제 15항에 있어서,

    상기 제 3대향방전펄스의 펄스 폭은 상기 제 1 및 제 2대향방전펄스의 펄스 폭보다 좁게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.