KR100517472B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 서스테인 펄스의 전압을 제어하여 자연스러운 휘도표현이 가능하도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 서스테인 기간동안 주사전극에 제1 서스테인펄스가 공급되는 단계와, 서스테인 기간동안 제1 서스테인펄스와 전압값이 상이한 제2 서스테인펄스가 유지전극에 공급되는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 서스테인 펄스의 전압을 제어하여 자연스러운 휘도표현이 가능하도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(30Y) 및 유지전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
주사전극(30Y)과 유지전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다.
주사전극(30Y)과 유지전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사전극(30Y) 및 유지전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 직선 또는 격자형으로 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 서브필드 기간동안 공급되는 PDP의 구동파형을 나타내는 도면이다.
도 3에 있어서, Y는 주사전극을 나타내며, Z는 유지전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로서 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 정극성의 데이터펄스(data)가 어드레스전극들(X)로 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전하의 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 여기서, 어드레스 방전이 발생된 방전셀 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인 기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다. 여기서, 주사전극들(Y)에 인가되는 첫번째 서스테인펄스(1st sus)는 나머지 서스테인펄스(sus) 보다 넓은 폭으로 설정된다.
이를 상세히 설명하면, 첫번째 서스테인펄스(1st sus)에 의하여 발생되는 서스테인방전은 충분한 하전입자들이 공급되지 않는 상태에서 일어나게 된다. 따라서, 첫번째 서스테인펄스(1st sus)의 펄스 폭을 넓게 예컨대, 대략 3㎲~15㎲ 사이로 설정하여 첫번째 서스테인방전이 안정적으로 일어나도록 한다. 이후에 발생되는 서스테인방전은 이전 서스테인방전에 의하여 충분한 하전입자들이 형성되어 있기 때문에 나머지 서스테인펄스(sus)의 펄스 폭을 첫번째 서스테인펄스(1st sus)의 폭보다 좁게 설정하여도 안정적인 발생한다.
마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이와 같이 구동되는 종래의 PDP에서는 서스테인펄스(sus) 수를 이용하여 계조를 구현하였다. 즉, 종래의 PDP에서는 높은 계조의 휘도를 표현하기 위하여 많은 서스테인펄스(sus) 수를 공급하고, 낮은 계조의 휘도를 표현하기 위하여 적은 서스테인 펄스(sus) 수를 공급하게 된다. 하지만, 이와 같이 서스테인펄스(sus)의 수를 이용하여 계조를 표현하게 되면 자연스러운(부드러운) 휘도표현이 곤란하다. 다시 말하여, 서스테인 펄스(sus)의 수만을 이용하여 계조를 구현하기 때문에 휘도의 미세변화를 구현하기 곤란하다. 특히, 저계조를 표현할 때는 적은 서스테인 펄스수를 이용하여 휘도의 미세변화를 구현해야 하므로 자연스러운 휘도표현이 더욱 곤란해진다. 한편, 저계조를 표현하기 위하여 서스테인펄스(sus)의 수를 과도하게 줄이면 화질이 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 서스테인 펄스의 전압을 제어하여 자연스러운 휘도표현이 가능하도록 한 PDP의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 구동방법은 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글 스텝의 제1 서스테인펄스가 공급되는 단계와, 상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 상기 제1 서스테인펄스와 전압이 상이한 싱글 스텝의 제2 서스테인펄스가 유지전극에 공급되는 단계를 포함한다. 상기 구동방법은 상기 제1 서스테인펄스가 상기 주사전극에 인가되기 전에 상기 제1 및 제2 서스테인펄스 보다 넓은 펄스 폭을 가지는 싱글스텝의 첫번째 서스테인펄스를 상기 주사전극에 공급하는 단계를 더 포함한다. 상기 제1 서스테인펄스의 전압은 상기 제1 서스테인펄스의 전압 보다 낮다. 상기 제1 서스테인펄스의 전압은 대략 120V보다 높다. 상기 제1 서스테인펄스의 전압은 상기 제1 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도에 대응되어 설정된다. 상기 제1 서스테인펄스의 전압은 상기 제1 서스테인펄스의 전압 보다 낮다. 상기 제1 서스테인펄스의 전압값은 대략 120V보다 높다. 상기 제1 서스테인펄스의 전압값은 상기 제1 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도값에 대응되어 설정된다. 본 발명에 따른 PDP의 구동방법은 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글 스텝의 제1 서스테인펄스가 공급되는 단계와, 상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 유지전극에 싱글 스텝의 제2 서스테인펄스를 공급하는 단계와; 상기 제1 및 제2 서스테인펄스 중 적어도 어느 하나의 전압을 조절하여 상기 서브필드의 휘도를 제어하는 단계를 포함한다. 본 발명에 따른 PDP의 구동방법은 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글스텝의 제1 서스테인펄스를 공급하는 단계와, 상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 유지전극에 상기 제1 서스테인펄스와 동일한 전압을 가지는 싱글 스텝의 제1 서스테인펄스를 공급하는 단계와, 상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 상기 서스테인 기간동안 상기 주사전극 및 유지전극 중 적어도 어느 하나의 전극에 상기 제1 및 제2 서스테인펄스와 상이한 전압의 제3 서스테인펄스를 공급하는 단계를 포함한다. 상기 제3 서스테인펄스의 전압은 상기 제1 및 제2 서스테인펄스의 전압보다 낮다. 상기 제3 서스테인펄스의 전압은 대략 120V보다 높다. 상기 제3 서스테인펄스의 전압은 상기 제3 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도값에 대응되어 설정된다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의하여 프레임에 포함되는 하나의 서브필드를 나타내는 파형도이다.
도 4에 있어서, Y는 주사전극을 나타내며, Z는 유지전극을 나타낸다. 그리고, X는 어드레스전극을 나타낸다.
도 4를 참조하면, 본 발명의 서브필드는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 형성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로서 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 정극성의 데이터펄스(data)가 어드레스전극들(X)로 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전하의 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 여기서, 어드레스 방전이 발생된 방전셀 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인 기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 싱글 스텝의 서스테인펄스(sus1,sus2)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다. 여기서, 주사전극들(Y)에 인가되는 첫번째 서스테인펄스(1st sus)의 펄스 폭은 안정적인 서스테인 방전이 일어날 수 있도록 나머지 서스테인펄스(sus1,sus2)의 펄스 폭보다 넓게(대략 3㎲~15㎲ 사이) 설정된다. 그리고, 첫번째 서스테인펄스(1st sus)의 전압값은 종래와 동일하게 서스테인전압(Vs)으로 설정된다.
한편, 본 발명에서는 주사전극들(Y)에 인가되는 제1 서스테인펄스(sus1)와 유지전극들(Z)에 인가되는 제2 서스테인펄스(sus2)의 전압값이 상이하게 설정된다. 일례로, 도 4에서 제1 서스테인펄스(sus1)의 전압값은 서스테인전압(Vs)으로 설정되고, 제2 서스테인펄스(sus2)의 전압값은 서스테인전압(Vs) 미만으로 설정된다. 이와 같이 제2 서스테인펄스(sus2)의 전압값이 서스테인전압(Vs) 미만으로 설정되게 되면 종래에 비하여 서스테인방전에 의하여 발생되는 광량(휘도)이 저하되고, 이에 따라 미세계조의 휘도를 구현할 수 있으므로 자연스러운 휘도표현이 가능해진다.
이를 도 5a 내지 도 5d를 참조하여 상세히 설명하기로 한다.
도 5a에서는 제1 및 제2 서스테인펄스(sus1,sus2)의 펄스 폭을 첫번째 서스테인펄스(1st sus)의 펄스 폭보다 좁은 폭, 예컨대 2㎲로 설정한다. 그리고, 제1 및 제2 서스테인펄스(sus1,sus2)의 전압값을 종래와 동일하게 서스테인전압(Vs), 예컨대 180V로 설정한다.(실제로 서스테인전압(Vs)은 패널의 인치, 해상도 등의 의하여 PDP마다 다양하게 설정된다) 이와 같이 제1 및 제2 서스테인펄스(sus1,sus2)의 전압값이 서스테인전압(Vs)으로 설정되면 셀 내에서 안정적인 서스테인 방전이 발생됨과 아울러 그 방전에 의하여 많은 양의 광이 발생됨을 알 수 있다.
도 5b에서는 제1 및 제2 서스테인펄스(sus1,sus2)의 펄스 폭을 첫번째 서스테인펄스(1st sus)의 펄스 폭보다 좁은 폭, 예컨대 2㎲로 설정한다. 그리고, 제1 서스테인펄스(sus1)의 전압값은 서스테인전압(Vs)과 동일하게 설정하고, 제2 서스테인펄스(sus2)의 전압값은 서스테인전압(Vs)보다 낮은 150V로 설정한다. 이와 같이 제2 서스테인펄스(sus2)의 전압값이 서스테인전압(Vs)보다 낮게 설정되어도 방전셀에서는 안정적인 방전이 발생된다. 그리고, 제2 서스테인펄스(sus2)의 전압값이 서스테인전압(Vs)보다 낮아지면 서스테인 방전에 의하여 방출되는 광의 양(즉 휘도)은 도 5a비하여 줄어듬을 알 수 있다.
도 5c에서는 제1 및 제2 서스테인펄스(sus1,sus2)의 펄스 폭을 첫번째 서스테인펄스(1st sus)의 펄스 폭보다 좁은 폭, 예컨대 2㎲로 설정한다. 그리고, 제1 서스테인펄스(sus1)의 전압값은 서스테인전압(Vs)과 동일하게 설정하고, 제2 서스테인펄스(sus2)의 전압값은 서스테인전압(Vs)보다 낮은 125V로 설정한다. 여기서, 제2 서스테인펄스(sus2)의 전압값이 125V로 설정되어도 방전셀에서는 안정적인 방전이 발생된다. 그리고, 제2 서스테인펄스(sus2)의 전압값이 125V로 낮아지면 서스테인 방전에 의하여 방출되는 광의 양(즉 휘도)이 도 5b에 비하여 줄어듬을 알 수 있다.
도 5d에서는 제1 및 제2 서스테인펄스(sus1,sus2)의 펄스 폭을 첫번째 서스테인펄스(1st sus)의 펄스 폭보다 좁은 폭, 예컨대 2㎲로 설정한다. 그리고, 제1 서스테인펄스(sus1)의 전압값은 서스테인전압(Vs)과 동일하게 설정하고, 제2 서스테인펄스(sus2)의 전압값은 서스테인전압(Vs)보다 낮은 100V로 설정한다. 여기서, 제2 서스테인펄스(sus2)의 전압값이 100V로 설정되면 안정적인 방전이 발생되지 않는다. 즉, 제2 서스테인펄스(sus2)의 전압값을 너무 낮게 설정되면 정상적인 서스테인 방전이 발생되지 않는다.
실제로, 제2 서스테인펄스(sus2)의 전압값은 도 6a 및 도 6b에 도시된 바와 같이 대략 120V 이상으로 설정되어야 안정적인 서스테인 방전이 일어나게 된다. 도 6a는 저계조에서 휘도제어 가능범위를 나타내는 도면이다.
도 6a를 참조하면, 저계조(대략 12cd/㎡ 내지 27cd/㎡)에서는 제2 서스테인펄스(sus2)의 전압값을 120V 내지 180V(여기서는 서스테인전압(Vs)) 사이에서 설정함으로써 미세한 휘도의 제어가 가능해진다. 다시 말하여, 제2 서스테인펄스(sus2)의 전압값을 120V 내지 180V 사이에서 설정함으로써 서스테인 방전에 의하여 발생되는 휘도를 대략 15cd/㎡ 내지 27cd/㎡ 범위내에서 설정할 수 있다. 다시 말하여, 종래의 PDP에서는 정상휘도 즉, 저계조에서 대략 27cd/㎡의 휘도를 표현하는데 비하여 본 발명에서는 15cd/㎡ 내지 27cd/㎡ 범위내에서 휘도를 설정할 수 있으므로 자연스러운 휘도표현이 가능해진다.
도 6b는 고계조에서 휘도제어 가능범위를 나타내는 도면이다.
도 6b를 참조하면, 고계조(대략 12cd/㎡ 내지 410cd/㎡)에서는 제2 서스테인펄스(sus2)의 전압값을 대략 130V 내지 180V(여기서는 서스테인전압(Vs) 사이에서 설정함으로써 미세한 휘도의 제어가 가능해진다. 다시 말하여, 고계조에서 제2 서스테인펄스(sus2)의 전압값을 130V 내지 180V 사이에 설정함으로써 서스테인 방전에 의하여 발생되는 휘도를 대략 260cd/㎡ 내지 410cd/㎡ 범위내에서 설정할 수 있다. 다시 말하여, 종래의 PDP에서는 정상휘도 즉, 고계조에서 대략 410cd/㎡의 휘도를 표현하는데 비하여 본 발명에서는 260cd/㎡ 내지 410cd/㎡ 범위내에서 휘도를 설정할 수 있으므로 자연스러운 휘도표현이 가능해진다.
실제, 도 7a(본 발명의 PDP)와 같이 제2 서스테인펄스(sus2)의 전압값을 대략 125V로 설정한 상태에서 측정한 휘도값과 도 7b(종래의 PDP)와 같이 제 1 및 제2 서스테인펄스(sus1, sus2)의 전압값을 서스테인전압(Vs)으로 설정한 상태에서 측정한 휘도값을 비교해보면 도 7a와 같이 제2 서스테인펄스(sus2)의 전압값을 대략 125V로 설정하였을 때 낮은 휘도값이 나타남을 알 수 있다. 한편, 도 7a에 도시된 바와 같이 본 발명에서는 초반에 대략 5개의 서스테인펄스(sus1,sus2)가 공급되는 동안 그 휘도값이 서서히 낮아지고, 그 이후에는 낮아진 휘도값을 유지하게 된다.
도 8a 내지 도 8d는 제2 서스테인펄스(sus2)의 전압값을 130V로 설정한 상태에서 리셋전압마진을 측정한 도면이다.
여기서, 도 8a는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 2㎲로 설정한 상태에서 측정되었고, 도 8b는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 3㎲로 설정한 상태에서 측정되었다. 그리고, 도 8c는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 4㎲로 설정한 상태에서 측정되었고, 도 8d는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 5㎲로 설정한 상태에서 측정되었다.
도 8a 내지 도 8d를 참조하면, 첫번째 서스테인펄스(1st sus)의 펄스 폭이 2㎲로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값이 130V로 낮아지면 종래의 PDP에 비하여 리셋 구동전압마진이 저하됨을 알 수 있다. 그러나, 첫번째 서스테인펄스(1st sus)의 펄스 폭이 3㎲~15㎲ 사이로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값이 130V로 낮아지면 종래의 PDP와 비슷한 리셋 구동전압마진을 갖게됨을 알 수 있다. 즉, 본 발명에서는 첫번째 서스테인펄스(1st sus)의 펄스 폭이 3㎲~15㎲ 사이로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값을 낮게 설정함으로써 안정적인 리셋방전을 일으킬 수 있다.
도 9a 내지 도 9d는 제2 서스테인펄스(sus2)의 전압값을 130V로 설정한 상태에서 어드레스 전압마진을 측정한 도면이다.
여기서, 도 9a는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 2㎲로 설정한 상태에서 측정되었고, 도 9b는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 3㎲로 설정한 상태에서 측정되었다. 그리고, 도 9c는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 4㎲로 설정한 상태에서 측정되었고, 도 9d는 첫번째 서스테인펄스(1st sus)의 펄스 폭을 5㎲로 설정한 상태에서 측정되었다.
도 9a 내지 도 9d를 참조하면, 첫번째 서스테인펄스(1st sus)의 펄스 폭이 2㎲로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값이 130V로 낮아지면 종래의 PDP에 비하여 어드레스 구동전압마진이 저하됨을 알 수 있다. 그러나, 첫번째 서스테인펄스(1st sus)의 펄스 폭이 3㎲~15㎲ 사이로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값이 130V로 낮아지면 종래의 PDP와 비슷한 어드레스 구동전압마진을 갖게됨을 알 수 있다. 즉, 본 발명에서는 첫번째 서스테인펄스(1st sus)의 펄스 폭이 3㎲~15㎲ 사이로 설정된 상태에서 제2 서스테인펄스(sus2)의 전압값을 낮게 설정함으로써 안정적인 어드레스방전을 일으킬 수 있다.
한편, 본 발명에서는 도 4와 같은 본 발명의 서브필드를 한 프레임 내에 포함된 모든 서브필드에 적용할 수 있다. 그리고, 본 발명에서는 도 3과 같은 종래의 서브필드와 도 4와 같은 본 발명의 서브필드를 한 프레임에 혼용하여 적용할 수 있다. 다시 말하여, 도 3과 같은 종래의 서브필드를 이용하여 정상적인 휘도를 표현함과 아울러 도 4와 같은 본 발명의 서브필드를 이용하여 미세 휘도를 제어할 수 있다. 그리고, 도 4에 도시된 본 발명의 서브필드는 i(i는 자연수)개의 프레임 중 미세 휘도 제어가 필요한 적어도 하나 이상의 프레임에 적용될 수 있다
도 10은 본 발명의 다른 실시예에 의하여 프레임에 포함되는 하나의 서브필드를 나타내는 파형도이다.
도 10을 참조하면, Y는 주사전극을 나타내며, Z는 유지전극을 나타낸다. 그리고, X는 어드레스전극을 나타낸다.
도 10을 참조하면, 본 발명의 다른 실시예에 의한 서브필드는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 형성된다.
셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로서 셋업방전에 의해 생성된 벽전하 및 공간전하 줄 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 정극성의 데이터펄스(data)가 어드레스전극들(X)로 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전하의 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 여기서, 어드레스 방전이 발생된 방전셀 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인 기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus1,sus2)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다. 여기서, 주사전극들(Y)에 인가되는 첫번째 서스테인펄스(1st sus)의 펄스 폭은 안정적인 서스테인 방전이 일어날 수 있도록 나머지 서스테인펄스(sus1,sus2)의 펄스 폭보다 넓게(대략 3㎲~15㎲ 사이) 설정된다. 그리고, 첫번째 서스테인펄스(1st sus)의 전압값은 종래와 동일하게 서스테인전압(Vs)으로 설정된다.
한편, 본 발명에서는 주사전극들(Y)에 인가되는 제1 서스테인펄스(sus1)와 유지전극들(Z)에 인가되는 제2 서스테인펄스(sus2)의 전압값이 상이하게 설정된다. 일례로, 제2 서스테인펄스(sus2)의 전압값은 서스테인전압(Vs)으로 설정되고, 제1 서스테인펄스(sus1)의 전압값은 서스테인전압(Vs)미만으로 설정된다. 이와 같이 제1 서스테인펄스(sus1)의 전압값이 서스테인전압(Vs) 미만으로 설정되게 되면 종래에 비하여 서스테인 방전에 의하여 발생되는 광량(휘도)이 저하되고, 이에 따라 미세계조의 휘도를 구현할 수 있으므로 자연스러운 휘도표현이 가능해진다. 즉, 본 발명의 다른 실시예에서는 주사전극(Y)에 인가되는 제1 서스테인펄스(sus1)의 전압값을 조절하면서 휘도를 조절하게 된다. 그외의 동작과정 및 휘도조절 과정은 도 4에 도시된 본 발명의 실시예와 동일하다.
도 11은 본 발명의 또 다른 실시예에 의하여 프레임에 포함되는 하나의 서브필드를 나타내는 파형도이다.
도 11을 참조하면, Y는 주사전극을 나타내며, Z는 유지전극을 나타낸다. 그리고, X는 어드레스전극을 나타낸다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 의한 서브필드는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 형성된다.
셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로서 셋업방전에 의해 생성된 벽전하 및 공간전하 줄 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 정극성의 데이터펄스(data)가 어드레스전극들(X)로 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전하의 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 여기서, 어드레스 방전이 발생된 방전셀 내에는 벽전하가 생성된다.
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한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인 기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus1,sus2,sus3)가 인가된다. 그러면 어드레스 방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다. 여기서, 주사전극들(Y)에 인가되는 첫번째 서스테인펄스(1st sus)의 펄스 폭은 안정적인 서스테인 방전이 일어날 수 있도록 나머지 서스테인펄스(sus1,sus2,sus3)의 펄스 폭보다 넓게(대략 3㎲~15㎲ 사이) 설정된다. 그리고, 첫번째 서스테인펄스(1st sus)의 전압값은 종래와 동일하게 서스테인전압(Vs)으로 설정된다.
주사전극(Y)에 인가되는 제1 서스테인펄스(sus1) 및 유지전극(Z)에 인가되는 제2 서스테인펄스(sus2)의 전압값이 종래와 동일한 서스테인 전압(Vs)으로 설정된다. 한편, 제2 서스테인펄스(sus2) 이후에 유지전극(Z)에 인가되는 제3 서스테인펄스(sus3)의 전압값은 서스테인 전압(Vs)미만으로 설정된다. 여기서, 제3 서스테인 펄스(sus3)는 적어도 하나 이상 유지전극(Z)에 인가된다.
휘도 표현과정을 상세히 설명하면, 먼저 서스테인 기간에 제 1 및 제2 서스테인펄스(sus1,sus2)가 공급되면 셀 내에서 종래와 동일한 정상휘도의 광이 발생된다. 이후, 제 1 및 제3 서스테인펄스(sus1,sus3)가 공급되면 셀 내에서는 정상휘도보다 낮은 광이 발생된다. 즉, 본 발명에서는 서스테인전압(Vs)보다 낮은 전압을 가지는 제3 서스테인펄스(sus3)를 유지전극(Z)에 인가함으로써 자연스러운 휘도표현이 가능해진다.
한편, 제3 서스테인펄스(sus3)는 주사전극(Y)에 인가될 수 있다. 다시 말하여, 제3 서스테인펄스(sus3)는 제2 서스테인펄스(sus2)와 교번되도록 주사전극(Y)에 인가됨으로써 셀 내에서 자연스러운 휘도표현이 가능하도록 한다. 그외의 동작과정 및 휘도조절 과정은 도 4에 도시된 본 발명의 실시예와 동일하다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법에 의하면 주사전극 또는 유지전극에 인가되는 서스테인펄스의 전압값을 조절함으로써 휘도를 조절할 수 있다. 이와 같이 서스테인펄스의 전압값을 이용하여 휘도를 조절하게 되면 PDP에서 자연스러운 휘도를 표현할 수 있다. 아울러, 본 발명에서는 저계조를 표현할 때 서스테인펄스의 전압값을 이용하여 휘도를 조절하기 때문에 서스테인펄스 수가 적어져 발생되는 화질저하 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 일반적은 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 종래의 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 5a 내지 도 5d는 서스테인 펄스의 전압값에 대응하여 발생되는 휘도를 나타내는 도면.
도 6a 및 도 6b는 저계조 및 고계조에서 변동가능한 서스테인펄스의 전압값을 나타내는 도면.
도 7a 및 도 7b는 종래의 플라즈마 디스플레이 패널과 본 발명의 플라즈마 디스플레이 패널의 서스테인 기간에 발생되는 휘도를 나타내는 도면.
도 8a 내지 도 8d는 도 4에 도시된 본 발명이 적용되었을 경우 리셋 전압마진을 나타내는 도면.
도 9a 내지 도 9d는 도 4에 도시된 본 발명이 적용되었을 경우 어드레스 전압마진을 나타내는 도면.
도 10은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면.
도 11은 본 발명의 또 다른 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층 30Y : 주사전극
30Z : 유지전극

Claims (20)

  1. 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글 스텝의 제1 서스테인펄스가 공급되는 단계와,
    상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 상기 제1 서스테인펄스와 전압이 상이한 싱글 스텝의 제2 서스테인펄스가 유지전극에 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제 1 서스테인펄스가 상기 주사전극에 인가되기 전에 상기 제1 및 제2 서스테인펄스 보다 넓은 펄스 폭을 가지는 싱글스텝의 첫번째 서스테인펄스를 상기 주사전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 제2 서스테인펄스의 전압은 상기 제1 서스테인펄스의 전압 보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 제2 서스테인펄스의 전압은 대략 120V보다 높은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 3 항에 있어서,
    상기 제2 서스테인펄스의 전압은 상기 제2 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도에 대응되어 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 2 항에 있어서,
    상기 제1 서스테인펄스의 전압은 상기 제2 서스테인펄스의 전압 보다 낮게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 6 항에 있어서,
    상기 제1 서스테인펄스의 전압값은 대략 120V보다 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 6 항에 있어서,
    상기 제1 서스테인펄스의 전압값은 상기 제1 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도값에 대응되어 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글 스텝의 제1 서스테인펄스가 공급되는 단계와,
    상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 유지전극에 싱글 스텝의 제2 서스테인펄스를 공급하는 단계와;
    상기 제 1 및 제2 서스테인펄스 중 적어도 어느 하나의 전압을 조절하여 상기 서브필드의 휘도를 제어하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 서스테인펄스가 인가되기 전에 상기 제1 및 제2 서스테인펄스 보다 넓은 펄스 폭을 가지는 첫번째 서스테인펄스를 상기 주사전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10 항에 있어서,
    상기 휘도를 제어하는 단계에서는 상기 제1 및 제2 서스테인펄스 중 어느 하나의 펄스의 전압을 다른 펄스의 전압보다 낮게 제어하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 10 항에 있어서,
    상기 첫번째 서스테인펄스의 펄스 폭은 3㎲이상으로 설정되는 것을 특징을 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1 항 또는 제 9 항에 있어서,
    상기 제1 서스테인펄스의 전압과 상이한 제2 서스테인펄스가 인가되는 상기 적어도 하나 이상의 서브필드를 제외한 나머지 서브필드의 서스테인 기간 동안에는 상기 제1 서스테인펄스와 상기 제 2 서스테인펄스의 전압을 동일하게 제어하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 적어도 하나 이상의 서브필드에서 서스테인 기간동안 주사전극에 싱글스텝의 제1 서스테인펄스를 공급하는 단계와,
    상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 유지전극에 상기 제1 서스테인펄스와 동일한 전압을 가지는 싱글 스텝의 제2 서스테인펄스를 공급하는 단계와,
    상기 제1 서스테인펄스가 상기 주사전극에 공급되는 서브필드의 서스테인 기간동안 상기 서스테인 기간동안 상기 주사전극 및 유지전극 중 적어도 어느 하나의 전극에 상기 제1 및 제2 서스테인펄스와 상이한 전압의 제3 서스테인펄스를 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  18. 제 17 항에 있어서,
    상기 제3 서스테인펄스의 전압은 상기 제1 및 제2 서스테인펄스의 전압보다 낮게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  19. 제 18 항에 있어서,
    상기 제3 서스테인펄스의 전압은 대략 120V보다 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  20. 제 18 항에 있어서,
    상기 제3 서스테인펄스의 전압은 상기 제3 서스테인펄스가 공급되었을 때 상기 주사전극과 상기 유지전극간의 방전에 의하여 발생될 휘도값에 대응되어 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
KR10-2003-0051450A 2003-07-25 2003-07-25 플라즈마 디스플레이 패널의 구동방법 KR100517472B1 (ko)

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