KR20050087700A

KR20050087700A - 갈륨 나이트라이드 발광 다이오드의 구조 및 제조 방법

Info

Publication number: KR20050087700A
Application number: KR1020040048980A
Authority: KR
Inventors: 라이무-젠; 혼샹-징; 선슈에-펭; 양시-밍
Original assignee: 슈퍼노바 옵토일렉트로닉스 코포레이션
Priority date: 2004-02-27
Filing date: 2004-06-28
Publication date: 2005-08-31
Also published as: US20050191179A1; US7208752B2; TW200529464A; JP2005244148A

Abstract

갈륨 나이트라이드 발광 다이오드의 구조 및 제조 방법은, 확산 장벽층, 도메인 컨택트층 및 윈도우층을 포함하는 투광 도전성 윈도우층을 개시한다. 부가된 도메인 컨택트층을 이용함으로써, 발광 다이오드의 확산 장벽층 및 P형 반도체층이 오믹 컨택트층에 도입된다. 그런 다음, 도메인 컨택트층과의 접촉으로부터 윈도우층의 확산을 방지하는 확산 장벽층을 도포함으로써, 컨택트 저항의 상승이 방지되어, 동작 전압이 낮아지고 투광도가 향상된다.

Description

갈륨 나이트라이드 발광 다이오드의 구조 및 제조 방법{STRUCTURE AND MANUFACTURING OF GALLIUM NITRIDE LIGHT EMITTING DIODE}

본 발명은 갈륨 나이트라이드(GaN)계 발광 소자의 구조 및 제조 방법에 관한 것으로, 특히 일종의 발광 다이오드의 구조 및 제조 방법에 관한 것이다. 발광 다이오드는 도메인 컨택트층, 확산 장벽층 및 윈도우층을 포함하는 투광 도전성 윈도우층으로 형성된다.

종래에는, 도 1에 도시된 바와 같이, 사파이어 기판을 결정화하여 갈륨 나이트라이드(GaN)계 발광 다이오드를 형성하는데, 이 갈륨 나이트라이드(GaN)계 발광 다이오드는 갈륨 나이트라이드 버퍼층(2), N형 갈륨 나이트라이드 오믹 컨택트층(3), 인듐 갈륨 나이트라이드 발광층(4), P형 알루미늄 갈륨 나이트라이드 클래딩층(5) 및 P형 갈륨 나이트라이드 오믹 컨택트층(6)을 형성하고, 최종적으로 P형 GaN 오믹 컨택트층(6) 위에 P형 투광 금속 도전층(7)을, 투광 금속 도전층(7) 위에 애노드 전극 본딩 패드(8)를, 그리고 N형 GaN 컨택트층(3) 위에 캐소드 전극 본딩 패드(9)를 형성하여 이루어진다. GaN 멀티층의 반사 계수(n=2.4), 사파이어층의 반사 계수(n=1.77), 및 패킹에 사용되는 클래딩 수지 재료의 반사 계수(n=1.5)의 분포로 인해, 발광층으로부터 나오는 광 중 25%만이 인터페이스에 의해 반사되지 않고 한 번에 발광될 수 있고, 나머지 75%는 사파이어 기판 및 패킹시에 사용되는 클래딩 수지로 구성된 광 유도 구조에 의해 억제되어, 광의 재흡수 가능성을 촉진(prompt)하고, 사용의 비효율성을 초래한다. 따라서, 발광 다이오드 구조의 추출 메커니즘이 투광 금속 도전층으로 흡수되고, 결정의 내부 구조에 재흡수된다.

또한, P형 GaN 오믹 컨택트층(6)의 전도성은 매우 열악하다. 일반적으로, 전기적 저항은 1-2 Ωcm이고, 두께는 0.1-0.5㎛ 근방이다. 환언하면, 전류가 P형 금속 전극(8) 아래에 포함되기가 쉽다. 분포의 교차 거리는 1㎛ 근방이다. 따라서, 전류를 효율적으로 확산시키기 위해서는, 우선, 투광 금속 도전층(7)이 P형 GaN 오믹 컨택트층(6) 상에 형성되어, 전체 휘도 영역 상에 산란되어야 하며, 투광도를 향상시키기 위해서는, 투광 금속 도전층(7)이 매우 얇아야 한다. 일반적으로, 투광 금속 도전층(7)은 50-500Å 사이의 두께를 갖는 Ni/Au로 형성된다.

종래 기술, Ni/Au로 형성된 투광 금속 도전층에 대한 연구에 의하면, 발광 다이오드의 동작 전압을 저감시키기 위해, 금속 도전층과 P형 GaN 오믹 컨택트층의 컨택트 저항을 10^-4Ωcm²로 낮출 필요가 있다. 외부 양자의 효율을 증대시키기 위해서는, 광의 가시 파장이 400nm-700nm일 때 금속 도전층의 투광도가 80% 이상이 되는 것이 좋다. Applied Physic letters vol. 74(1999)의 P.1275의 내용을 참조하면, 샘플을 산화 환경에 배치하여 어닐링하여, NiO 반도체층의 중간층의 구성을 용이하게 하여 컨택트 저항을 낮추고, 투광도를 향상시킨다. 그 외에, Solid-state Electronic 47(2003)의 P. 1741의 연구의 상세를 참조하면, 투광도를 효율적으로 향상시키기 위해, Ni 및 Au의 두께를 가능한 한 얇게 하는 것이 더 바람직하나, 컨택트 저항을 낮추기 위해서는, 가능한 한 Au의 두께를 두껍게 하는 것이 좋다. 따라서, GaN-계 발광 다이오드의 투광 금속 도전층으로서 Ni/Au를 이용하는 데에는 전술한 바와 같은 제약이 여전히 있다.

또한, 대만 특허 제461126호는 도 2에 도시된 바와 같은, 일종의 GaN-계 발광 다이오드의 구조를 도시하고 있는데, 발광 다이오드(10)는 기판(110'), n-GaN(120'), n-AlGaN(130'), u-InGaN(140'), p-AlGaN(150'), p-GaN(160'), 고농도 캐리어층(170') 및 투광 도전층(180')을 포함한다.

투광 도전층(180')은 고온 처리에 의해 p-GaN(160')과 연결되어 혼합되는데, 이는 발광 다이오드의 효율적인 동작 전압의 플런징이 없으면 쉽게 양호한 오믹 컨택트를 형성할 수 없다. 게다가, Ni/Au 또는 Ni/Cr 등의 고농도 캐리어층(170')이 투광 도전층(180')과 p-GaN(160') 사이에 놓여, 동작 전압을 효율적으로 낮춘다. 그러나, 개인적인 연구에 의하면, 투광 도전층의 구조 위에 Ni/Au를 도포하는 동안, 제조 공정 중에 투광 도전층의 인듐의 용이한 확산으로 인해, Ni/Au와 투광 도전층 사이의 인터페이스 상에 형성된 고저항을 갖는 Au-In 폴리머가 소자의 동작 전압 저감의 비효율성과 전체적인 투광도를 열악하게 하는데 기여하게 된다.

또한, 미국 특허 제6,420,736호는 또한 도 3에 도시된 GaN-계 발광 다이오드의 일종의 윈도우층 구조를 개시하고 있는데, 여기서의 발광 다이오드는 사파이어 기판(210'), 버퍼층(220'), n-GaN 층(230'), n-클래딩층(240'), 액티브층(250'), p-클래딩층(260'), 윈도우층(270' 및 280'), NiOx/Au 층(290') 및 투광 도전층(300')을 포함한다. p-클래딩층(260')과의 오믹 컨택트를 위해 NiOx/Au 층을 사용하였고, 그 다음 투광 도전층(300')을 전류 확산 및 투광층으로서 사용하였다. 개인적인 연구에 의하면, 오믹 컨택트층으로서 NiOx/Au를 이용하면서도, 제조 공정 중에, 고저항을 갖는 Au-In 폴리머가 형성되어, 소자의 동작 전압이 효율적으로 낮아지지 않아, 전체적인 투광도가 떨어지기 쉽다는 문제가 여전히 있다.

따라서, 신규한 GaN-계 발광 다이오드 구조 및 그 제조 방법에 대한 솔루션을 제안하기 위해, 발명자는 항상, 종래의 발광 다이오드의 동작 전압을 낮추는데 대한 실패에 대한 개선 뿐만 아니라, 전체적인 투광도를 향상시키는데 대한 기대와 관심을 갖는다. 수년 동안의 개인적인 연구, 발명 및 판매 경험으로, 향상시키고자 하는 의도를 준비중이였고, 결국 전술한 문제에 대한 일종의 GaN계 발광 다이오드의 구조 및 향상된 제조 방법을 알아내었다.

본 발명의 목적은, 투광 도전성 윈도우층이, 도메인 컨택트층, 확산 장벽층 및 윈도우층으로 형성되는, 일종의 GaN-계 발광 다이오드의 구조 및 제조 방법을 제공하는 것이다. 여기에서, 오믹 컨택트가 도메인 컨택트층, 확산 장벽층, 및 P형 반도체층을 통해 구성된다. 윈도우층과 도메인 컨택트층이 확산 장벽층에 의해 차단되므로, 발광 다이오드의 동작 전압을 낮출 수 있을 뿐 아니라, 휘도 효율도 향상시킬 수 있다.

본 발명의 다른 목적은 일종의 GaN-계 발광 다이오드의 구조 및 제조 방법을 제공하는 것이다. 이는 N형 전극을 형성하는 동안, 열처리를 통해 N형 반도체와 N형 전극의 컨택트 저항을 감소시킬 수 있을 뿐만 아니라, 윈도우층을 어닐링하여 윈도우층의 투광도를 향상시키고, 확산 장벽층과 윈도우층의 컨택트 저항을 촉구할 수 있다.

전술한 목적 및 이점을 성취하기 위해, 본 발명은 투광 도전성 윈도우층이 확산 장벽층, 도메인 컨택트층 및 윈도우층으로 형성된, GaN-계 발광 다이오드의 구조 및 제조 방법을 개시한다. 여기서, 확산 장벽층과 P형 반도체층 사이의 부가된 도메인 컨택트층을 통해 오믹 컨택트층이 구성된다. 게다가, 윈도우층과 도메인 컨택트층 간의 컨택트 저항의 상승에 기여하는, 확산에 의해 야기된 접속이 확산 장벽층에 의해 차단됨에 따라, 투광 도전성 윈도우층의 동작 전압이 낮아지고, 투광도가 향상된다.

본 발명의 구조적 특징 및 성취 효과에 대한 보나 나은 이해를 돕기 위해, 양호한 실시예와 상세한 설명을 다음과 같이 설명한다.

본 발명은 대만 특허 출원 제134977호, 대만 클레임 넘버.461126, 493287, 546859 및 488088 및 미국 특허 제6,420,736 및 6,319,808에 도시된 동작 전압 저감에 대한 실패 및 투광도의 플런징에 대한 실패 등의 종래 기술에 있어서의 GaN-계 발광 다이오드의 투광 도전층(TCL)의 실패를 개선하고자 하는 것이다.

전술한 모든 종래 기술에 도시된 TCL은, 투광도가 높고, 저항이 낮은 산화 인듐 주석(ITO : indium tin oxide)으로 이루어진다. 그러나, ITO, 일반적으로 발광 다이오드의 N형 반도체층과, 발광 다이오드의 P형 반도체 층 사이에 오믹 컨택트를 형성하는 것은 쉽지 않다. 따라서, 그들 사이에 오믹 금속 컨택트층이 필요한데, 그렇지 않은 경우, SLS(strained layer superlattices), N+/p 터널링 정션, 또는 디지털 터널링층을 이용하는 것 등의, 발광층의 구조 변화가 필요하고, 여기서 SLS는 GaN Ⅲ-V 화합물로 이루어진 모노머이고, 디지털 터널링층은, 두께가 점차로 증가하거나 감소하는 2개의 필링 재료(즉, Al_xIn_yGa_1-x-yN_zP _1-Z/Al_pIn_qGa_1-p-qN_rP_1-r)로 형성되며, 0≤x, y, z, p, q, r≤1이다.

산화 인듐 주석(ITO)이, 95% 정도의 터널링 인덱스를 갖는, 2.9 내지 3.8 전자 전압 사이에 위치한 일종의 고 에너지 밴드갭일 뿐 아니라, 거의 10²⁰ 내지 10²¹cm^-3의 캐리어 농도를 갖는 전자 전송 N형 고 도전성 재료이고, 천이 레이트가 거의 10 내지 50cm²/V·sec이다. 또한, 산화 인듐 주석(ITO)의 반사율은 1.7 내지 2.2에서 스윙한다. Snell의 법칙 및 반-반사(anti-refraction) 원리에 의하면, 다층 GaN 결정 구조의 반사 계수(n=2.4)와 패킹시에 사용되는 수지 클래딩 재료의 반사 계수(n=1.5)의 분포로 인해, n 내지 1.9의 반사 계수를 갖는 부가된 중간 유전체가 패킹 후의 광 반사를 감소시키고, 광 추출의 효율을 향상시킬 수 있다. 본 발명에서는, ITO가 발광 다이오드의 윈도우층으로서 이용된다.

본 발명은 투광 도전층에 포커스가 맞춰지며, 다음은 그 설명이다. 본 발명은 NiOx 화합물 등의 확산 장벽층만을 이용해서는 P형 반도체층과의 오믹 컨택트를 형성할 수 없는 반면, 산화 인듐 주석(ITO) 등의 윈도우층 및 확산 장벽층에 의해 오믹 컨택트가 형성될 수 있는 것을 개시한다. 따라서, 본 발명에서는, P형 반도체층과 확산 장벽층 사이에 금속막 층 등의 도메인 컨택트층이 놓여져, 산화 환경에서의 혼합 하에서 오믹 컨택트를 성취한다. 여기서, 도메인 컨택트층과 P형 반도체층 간의 도메인 매치 에피텍시를 형식화하는 메커니즘이 있다. 본 발명에서는, 확산 장벽층이 윈도우층의 In의 확산을 차단하는데 사용되며, 이는 도메인 컨택트층과의 인터페이스층을 형성하고, 컨택트 저항의 상승을 야기시킨다.

도 4는 본 발명의 GaN-계 발광 다이오드 구성의 양호한 실시예이다. 도면에 도시된 바와 같이, 본 발명의 GaN-계 발광 다이오드(10)의 주요한 구조는, 기판(110), 제1 도전성 반도체층(120), 발광층(130), 제2 도전성 반도체층(140), 도메인 컨택트층(150), 확산 장벽층(160), 윈도우층(170), 제1 전극(180), 제2 전극(190)을 포함한다.

여기서, 제1 도전성 반도체층(120)은 기판(110) 위에 형성되며, 발광층(130)은 제1 도전성 반도체층(120) 위에 형성되고, 제2 도전성 반도체층(140)은 발광층(130) 위에 형성된다. 제2 도전성 반도체층(140)은 발광층(130) 위에 형성된 제2 도전성 반도체 클래딩층(142)을 포함하고, 제2 도전성 반도체 오믹 컨택트층(144)이 그 위에 형성된다. 또한, 그 위에 확산 장벽층(160)이 형성되어 있는 도메인 컨택트층(150)이 제2 도전성 반도체층(140) 위에 형성된다. 윈도우층(170)이 확산 장벽층(160) 위에 형성되며, 제1 전극(180)이 제1 도전성 반도체층(120) 위에 형성되고, 제2 전극(190)이 윈도우층(170) 위에 형성된다. 확산 장벽층(160)은 윈도우층(170)과 도메인 컨택트층(150) 간의 컨택트 저항의 상승을 야기하는, 확산을 차단하는데 사용된다. 본 발명의 GaN-계 발광 다이오드 구조의 양호한 실시예인 도 4a에 도시된 바와 같이, 제2 확산 장벽층(200)이 제2 도전성 반도체층(140)과 도메인 컨택트층(150)의 중간에 포함된다. 기판(110)은 사파이어, ZnO, LiGaO, LiAlO 및 스핀넬 또는 SiC, GaAs 및 Si로 구성된 그룹으로부터 선택된 투광 기판일 수 있다. 제1 도전성 반도체층(120)은 GaN, AlInGaN, 또는 GaInN으로 형성되며, 제2 도전성 반도체층(140)은 GaN, AlInGaN, 또는 InGaN으로 형성된다. 발광층(130)은 인듐을 갖는 나이트라이드 폴리머의 반도체이고, 도메인 컨택트층(150)은 골드층이다. 또한, 확산 장벽층(160)과 제2 확산 장벽층(200)은 NiOx 화합물층이고, 윈도우층(170)은 InO, SnO 또는 SnInO로 형성된 투광 도전층이다.

본 발명의 GaN-계 발광 다이오드의 제조 절차의 양호한 실시예인 도 5에 도시된 바와 같이, 본 발명의 주요 절차는,

단계 S100 : 기판을 준비한다.

단계 S110 : 기판 상에 N형 반도체층을 형성한다.

단계 S120 : N형 반도체층 상에 발광층을 형성한다.

단계 S130 : 발광층 상에 P형 반도체층을 형성한다. 여기서, P형 반도체층은, P형 반도체 클래딩층을 발광층 위에 형성하고, 상기 클래딩층 위에 P형 반도체 오믹 컨택트층을 포함한다.

단계 S140 : P형 반도체 오믹 컨택트층 상에 도메인 컨택트층을 형성한다.

단계 S150 : 도메인 컨택트층 상에 확산 장벽층을 형성한다.

단계 S160 : 확산 장벽층 상에 윈도우층을 형성한다.

단계 S170 : N형 반도체층 상에 제1 전극을 형성한다.

단계 S180 : 윈도우층 상에 제2 전극을 형성한다.

여기서, P형 반도체 오믹 컨택트층 상에 도메인 컨택트층을 형성하는 단계 S140은 다음의 단계로 대체될 수 있다:

단계 S142 : P형 반도체 오믹 컨택트층 상에 제2 확산 장벽층을 형성한다.

단계 S142 : 제2 확산 장벽층 상에 도메인 컨택트층을 형성한다.

예 1

기판 준비시에, 처음에는 기판 표면에 저온으로 저온 버퍼층을 결정화한 다음, 그 위에 고온으로 고온 버퍼층을 형성한다. 전술한 저온 및 고온 버퍼층들은 통상 Al_xGa_1-xN(0≤x≤1)인 GaN 화합물로 이루어진다.

약 200 내지 300Å 두께의 저온 버퍼층 및 0.7㎛의 두께의 고온 버퍼층이 형성된 다음, 두께 2-5㎛의 약 3 내지 5e+18cm^-3의 캐리어 혼합 농도의 N-GaN 오믹 컨택트층이 고온 버퍼층 상에 결정화된다. 그런 다음, 캐리어의 혼합이 없이 InGaN으로 구성된 발광층이 형성된다. 발광층의 결정화 이후에, 3e+17 내지 5e+17cm^-3 정도의 캐리어 혼합 농도의 P-AlGaN를 포함하는 클래딩층(4) 및 3e+17 내지 1e+18cm^-3 정도의 캐리어 혼합 농도의 P-GaN으로 이루어진 오믹 컨택트층을 결정화한다. 발광 소자 전체를 결정화한 후에, N-GaN 오믹 컨택트층의 일부, 발광층, P-AlGaN 클래딩층, 및 P-GaN 오믹 컨택트층이 드라이 에칭에 의해 제거되어, N-GaN 오믹 컨택트층(20a)이 노출된다.

후속하여, 도 4에 도시된 바와 같이, 본원 발명에서 핵심으로 하는, 도메인 컨택트층, 확산 장벽층, 윈도우층, 및 애노드 및 캐소드 전극을 형성하는 단계가 다음과 같이 설명된다.

(1) BOE 및 (NH4)₂S_x로 N-GaN 오믹 컨택트층 및 P-GaN 오믹 컨택트층의 표면을 각각 10분동안 세척한다.

(2) 그런 다음, E-빔 증착을 이용하여, P-GaN 오믹 컨택트층 상에 골드로 된 금속막층(에피텍셜 컨택트 단층)인 도메인 컨택트층을 제조하고, 25-50Å 두께의 니켈로된 제1 금속 산화막층인 확산 장벽층을 제조한다. 다음으로, 신속한 열적 어닐링 또는 결정화 퍼니스 어닐링의 이용에 의해, 약 5 내지 20분 동안 산화 환경하에서 GaN/Au/NiOx의 도메인 매치 에피텍시로 혼합되어, P-GaN 오믹 컨택트층과의 컨택트 저항을 낮춘다. 후속하여, 웨트 에칭에 의해, P-GaN 오믹 컨택트층을 덮는 금속막이 제거된다.

(3) E-빔 증착 또는 스퍼터링에 의해 NiOx(산화 니켈) 금속 산화막층 상에 500 내지 4000Å 두 께의 ITO 투광 도전성층-윈도우층을 형성한 다음, NiOx(산화 니켈) 금속 산화막층 상 외에 ITO가 웨트 에칭에 의해 제거된다.

(4) N-GaN 오믹 컨택트층 상에 Ti/Al을 형성하고, 이를 신속한 열적 어닐링에 의해 혼합하거나, 450 내지 600℃의 온도의 질소 환경에서 약 5 내지 30분 동안 결정화 퍼니스 어닐링하여 Ti/Al 및 N-GaN 오믹 컨택트층(20)의 컨택트 저항을 낮춤과 동시에, ITO를 어닐링하여 ITO의 투광도 및 ITO와 NiOx(산화 니켈) 금속 산화막층의 컨택트 저항을 향상시킨다.

(5) 후속하여, P-GaN 오믹 컨택트층 및 N-GaN 오믹 컨택트층의 표면 상에 Ti/Au 애노드 전극 본딩 패드 및 캐소드 본딩 패드를 형성한다.

예 2

기판을 준비하고, 기판의 표면 상에 저온에서 저온 버퍼층을 결정화한 다음, 그 위에 고온에서 고온 버퍼층을 결정화한다. 전술한 저온 및 고온 버퍼층의 재료는 통상 Al_xGa_1-xN(0≤x≤1)인 GaN-계 폴리머로 이루어진다.

200 내지 300Å 정도의 두께의 저온 버퍼층 및 0.7㎛ 두께의 고온 버퍼층을 형성하고, 고온 버퍼층 위에, 약 3 내지 5e+18cm^-3 정도의 캐리어 혼합 농도를 갖는 N-GaN 오믹 컨택트층을 결정화하여 2 내지 5㎛ 정도의 두께로 성장시킨다. 그런 다음, 캐리어를 혼합하지 않고 InGaN으로 이루어진 발광층을 형성한다. 발광층을 결정화하고, 약 3e+17 내지 5e+17cm^-3 의 캐리어 혼합 농도를 갖는 P-AlGaN으로 이루어진 클래딩층과, 약 3e+17 내지 le+18cm^-3의 캐리어 혼합 농도를 갖는 P-InGaN과 P-GaN으로 이루어진 오믹 컨택트층을 형성한다. 전체 발광 소자의 모든 결정화를 끝낸 이후에는, N-GaN 오믹 컨택트층의 표면의 일부, 발광층 일부, P-AlGaN 클래딩층 일부, P-GaN 및 P-InGaN 오믹 컨택트층을 제거하여, N-GaN 오믹 컨택트층의 표면이 드러나게 한다.

그런 다음, 본 발명의 핵심인, 도메인 컨택트층, 확산 장벽층, 윈도우층 및 애노드 캐소드 전극을 다음 단계를 통해 형성한다.

(1) BOE 및 (NH₄)₂S_x를 각각 이용하여 P-InGaN 오믹 컨택트층 및 N-GaN 오믹 컨택트층의 표면을 각각 약 10분간 세척한다.

(2) P-InGaN 오믹 컨택트층 상의 표면 상에, 5 내지 20Å 두 께의 니켈 금속박막층-확산 장벽층(제2 금속 산화막층이라고도 부름), 5 내지 20Å 두 께의 골드 금속막층의 도메인 컨택트층, 및 10 내지 50Å 두께의 니켈의 제1 금속 산화막층의 제1 확산 장벽층을 형성한다. 그런 다음, 신속한 열적 어닐링(RTA) 또는 결정화 퍼니스 어닐링을 채용하여, NiOx/Au/NiOx를 450 내지 600℃의 온도하의 산화 환경에서 혼합하여, P-InGaN 오믹 컨택트층에 의해 컨택트 저항을 펀치다운 한다. 후속하여, 종래의 웨트 에칭에 의해 P-InGaN 오믹 컨택트층의 표면 상 외의 금속막층을 제거한다.

(3) 다음으로, E-빔 증착 또는 스퍼터링에 의해 NiOx 금속 산화막층의 표면 상에 500 내지 4000Å 두께의 ITO 투광 도전층-윈도우층을 형성하고, 웨트 에칭에 의해 NiOx(산화 니켈) 금속막층의 표면 상 외의 ITO를 제거한다.

(4) N-GaN 오믹 컨택트층의 표면 상에 Ti/Al을 형성하고, 이를 450 내지 600℃ 온도의 질소 환경에서, 약 5 내지 30분 동안 결정화 퍼니스 어닐링하거나 또는 RTA에 의해 합금하여, Ti/Al와 N-GaN 오믹 컨택트층의 컨택트 저항을 낮추고, 이와 동시에, ITO를 어닐링하여 ITO의 투광도 및 ITO와 NiOx(산화 니켈) 금속 산화막층의 컨택트 저항을 향상시킨다.

(5) 후속하여, P-InGaN 오믹 컨택트층 및 N-GaN 오믹 컨택트층의 표면 상에 Ti/Au 애노드 전극 본딩 패드 및 캐소드 본딩 패드를 형성한다.

실험예

A. P-GaN 컨택트층의 침투율

층 시퀀스	NiO-Au-ITO	Au-NiO-ITO	NiO-ITO	NiO-Au-NiO-ITO	NiO-Au-ITO
합금 전의 침투율(%)	66.2	71.3	79.6	72.6	55.5
합금 후의 침투율	78.3	88.6	90.2	89.5	66.4
동작전압(Vf)	3.8	3.4	4.1	3.2	3.9

B. P-InGaN 컨택트층의 침투율

금속층 시퀀스	Ni-Au	Au-Ni	Ni	Ni-Au-Ni	Ni-Au
두께(옹스트롬)	30-10	10-30	30	10-10-20	30-30
합금 전의 침투율	61.7	65.7	72.8	66.9	55.6
합금 후의 침투율	90.5	85.4	96.7	88.5	75.3

결론적으로, 본 발명은 본 산업 분야에서 명백하게, 사용자들을 위한 창조성, 향상성 및 유용성을 성취한다. 이 경우, 자국의 지적 특허 규정에서 특허 출원에 대한 자격이 있어야 하며, 따라서 특허가 허용되어야 한다. 빠른 시일 내에 허여를 기다린다.

전술한 실시예는 본 발명의 양호한 실시예일 뿐, 본 발명을 구체적으로 제한하고자 하는 것은 아니다. 본 발명으로부터 수반되는 모든 병렬적인 변화, 형태, 구조, 특징 및 사상의 수정은 본 발명의 청구된 특허 분야에 포함되어야 한다.

본 발명은 투광 도전성 윈도우층이 확산 장벽층, 도메인 컨택트층 및 윈도우층으로 형성된, GaN-계 발광 다이오드의 구조 및 제조 방법을 개시한다. 여기서, 확산 장벽층과 P형 반도체층 사이의 부가된 도메인 컨택트층을 통해 오믹 컨택트층이 구성된다. 게다가, 윈도우층과 도메인 컨택트층 간의 컨택트 저항의 상승에 기여하는, 확산에 의해 야기된 접속이 확산 장벽층에 의해 차단됨에 따라, 투광 도전성 윈도우층의 동작 전압이 낮아지고, 투광도가 향상된다.

도 1은 종래의 발광 다이오드의 구조를 도시하는 도면.

도 2는 종래의 발광 다이오드의 구조를 도시하는 도면.

도 3은 종래의 발광 다이오드의 구조를 도시하는 도면.

도 4는 본 발명의 GaN-계 발광 다이오드 구조의 양호한 실시예를 도시하는 도면.

도 4a는 본 발명의 GaN-계 발광 다이오드 구조의 또 다른 양호한 실시예를 도시하는 도면.

도 5는 본 발명의 GaN-계 발광 다이오드의 제조 절차의 양호한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

110 : 기판

120 : 제1 도전성 반도체층

130 : 발광층

140 : 제2 도전성 반도체층

142 : 제2 도전성 반도체 클래딩층

144 : 제2 도전성 반도체 오믹 컨택트층

150 : 도메인 컨택트층

170 : 윈도우층

Claims

GaN-계 발광 다이오드 구조에 있어서,

기판;

상기 기판 상에 형성된 제1 도전성 반도체층;

상기 제1 도전성 반도체층 상에 형성된 발광층;

상기 발광층 상에 형성된 제2 도전성 반도체층;

상기 제2 도전성 반도체층 상에 형성된 도메인 컨택트층;

상기 도메인 컨택트층 상에 형성된 확산 장벽층;

상기 확산 장벽층 상에 형성된 윈도우층;

상기 제1 도전성 반도체층 상에 형성된 제1 전극; 및

상기 윈도우층 상에 형성된 제2 전극

을 포함하며, 상기 확산 장벽층은 상기 윈도우층에서 상기 도메인 컨택트층으로의, 컨택트 저항의 상승을 야기할 수 있는 확산을 차단하는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 기판은 투광성 기판인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 기판은 사파이어, ZnO, LiGaO, LiAlO 또는 스핀넬로 이루어질 수 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 기판은 SiC, GaAs 또는 Si 재료로 이루어질 수 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 제1 도전성 반도체층은 GaN, AlInGaN, 또는 InGaN으로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 제2 도전성 반도체층은 GaN, AlInGaN, 또는 InGaN으로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 발광층은 인듐을 갖는 나이트라이드 폴리머 반도체로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 도메인 컨택트층은 골드층인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 확산 장벽층은 NiOx 폴리머로 이루어진 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 윈도우층은 투광 도전층인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제10항에 있어서, 상기 투광 도전층은 InO, SnO 또는 InSnO로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제1항에 있어서, 상기 제2 도전성 반도체층과 상기 도메인 컨택트층의 중간에 상기 확산 장벽층이 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
GaN-계 발광 다이오드 구조에 있어서,

기판;

상기 기판 상에 형성된 N형 반도체층;

상기 N형 반도체층 상에 형성된 발광층;

상기 발광층 상에 형성된 P형 반도체층 -상기 P형 반도체층은, 상기 발광층 상에 형성된 P형 반도체 클래딩층과, 상기 P형 반도체 클래딩층 상에 형성된 P형 반도체 오믹 컨택트층을 포함함-;

상기 P형 반도체 오믹 컨택트층 상에 형성된 금속막층;

상기 금속막층 상에 형성된 제1 금속 산화막층;

상기 제1 금속 산화막층 상에 형성된 투광 도전층;

상기 제1 도전성 반도체층 상에 형성된 제1 전극; 및

상기 투광 도전층 상에 형성된 제2 전극

을 포함하는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 기판은 투광 기판인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제14항에 있어서, 상기 기판은 사파이어, ZnO, LiGaO, LiAlO 또는 스핀넬로 이루어질 수 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 기판은 SiC, GaAs 또는 Si 재료로 이루어질 수 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 N형 도전성 반도체층은 GaN, AlInGaN, 또는 InGaN으로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 P형 도전성 반도체층은 GaN, AlInGaN 또는 InGaN으로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 발광층은 인듐을 갖는 나이트라이드 폴리머 반도체로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 금속막층과 상기 P형 반도체 오믹 컨택트층과의 사이에 상기 제2 금속 산화막층이 있는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제20항에 있어서, 상기 제2 금속 산화막층은 NiOx 폴리머로 이루어지는 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 금속막층은 골드층인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 제1 금속 산화막층은 NiOx 폴리머층인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 투광 도전층은 InO, SnO 또는 InSnO인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 금속막층은 두께가 5 내지 20Å인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
제13항에 있어서, 상기 제1 금속 산화막층은 두께가 25 내지 50Å인 것을 특징으로 하는 GaN-계 발광 다이오드 구조.
GaN 계 발광 다이오드 구조의 제조 방법에 있어서,

기판을 준비하는 단계;

상기 기판 상에 N형 반도체층을 형성하는 단계;

상기 N형 반도체층 상에 발광층을 형성하는 단계;

상기 발광층 상에 P형 반도체층을 형성하는 단계 -상기 P형 반도체층은, 상기 발광층 상에 형성된 P형 반도체 클래딩층; 및 상기 P형 반도체 클래딩층 상에 형성된 P형 반도체 오믹 컨택트층을 포함함-;

상기 P형 반도체 오믹 컨택트층 상에 도메인 컨택트층을 형성하는 단계;

상기 도메인 컨택트층 상에 확산 장벽층을 형성하는 단계;

상기 확산 장벽층 상에 윈도우층을 형성하는 단계;

상기 N형 반도체층 상에 제1 전극을 형성하는 단계; 및

상기 윈도우층 상에 제1 전극을 형성하는 단계

를 포함하는 것을 특징으로 하는 GaN-계 발광 다이오드 구조의 제조 방법.
제27항에 있어서, 상기 도메인 컨택트층 상에 상기 확산 장벽층의 형성시에 어닐링이 요구되는 것을 특징으로 하는 GaN-계 발광 다이오드 구조의 제조 방법.
Ga-N계 발광 다이오드 구조의 제조 방법에 있어서,

기판을 준비하는 단계;

상기 기판 상에 N형 반도체층을 형성하는 단계;

상기 N형 반도체층 상에 발광층을 형성하는 단계;

상기 발광층 상에 P형 반도체층을 형성하는 단계 -상기 P형 반도체층은, 상기 발광층 상에 형성된 P형 반도체 클래딩층 및 상기 P형 반도체 클래딩층 상에 형성된 P형 반도체 오믹 컨택트층을 포함함-;

상기 P형 오믹 컨택트층 상에 금속막층을 형성하는 단계;

상기 금속막층 상에 제1 금속 산화막층을 형성하는 단계;

상기 금속 산화막층 상에 투광 도전층을 형성하는 단계;

상기 N형 반도체층 상에 제1 전극을 형성하는 단계; 및

상기 투광 도전층 상에 제2 전극을 형성하는 단계

를 포함하는 것을 특징으로 하는 Ga-N계 발광 다이오드 구조의 제조 방법.
제29항에 있어서, 상기 제1 금속막층 상에 상기 제2 금속막의 형성시에 어닐링이 요구되는 것을 특징으로 하는 Ga-N계 발광 다이오드 구조의 제조 방법.
제29항에 있어서, P형 반도체 클래딩층 상에 상기 제1 금속막층을 형성하는 단계가 다음의 단계:

상기 P형 반도체 클래딩 층 상에 제2 금속 산화막을 형성하는 단계; 및

상기 제2 금속 산화막층 상에 금속막을 형성하는 단계

로 교체될 수 있는 것을 특징으로 하는 Ga-N계 발광 다이오드 구조의 제조 방법.
제29항에 있어서, 상기 제1 전극의 형성시에 어닐링이 요구되는 것을 특징으로 하는 Ga-N계 발광 다이오드 구조의 제조 방법.