KR20050085889A - 에피택시를 통해 반도체 장치들을 형성하는 방법 - Google Patents
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Abstract
반도체 구조를 생성하는 방법이 제공된다. 상기 방법에 따라, 반도체 기판(101)이 제공되어 그 위에 희생층(103)이 배치되고, 얇은 단결정 반도체층(105)이 희생층(103) 위에 배치된다. 그 다음, 반도체층(105)을 통해 희생층(103)으로 연장하는 개구부(107)가 생성된다. 반도체층(105)은 적절한 장치 두께로 에피택셜 성장되고, 그에 의해 장치층이 된다. 반도체층은, 결과로서 생긴 장치층이 개구부(107)를 통해 연장하고, 개구부를 통해 연장하는 장치층의 일부 표면이 단결정 실리콘이 되도록 성장된다.
Description
본 발명은 일반적으로 미세 제조 기술들에 관한 것이며, 특히 MEMS 장치들을 제조하는 방법에 관한 것이다.
미세 가공(micromachining) 및 다른 미세 제조 기술들의 진보들은 광범위한 미세 전기 기계 시스템들(MEMS) 및 장치들의 제조를 가능하게 하였다. 이들은 이동 로터들, 기어들, 스위치들, 가속도계들, 소형 센서들, 작동 시스템들 및 다른 구조들을 포함한다.
MEMS 장치들을 형성하기 위한 한가지 대중적인 방식은 절연체상 실리콘(SOI; Silicon-On-Insulator) 웨이퍼로 알려진 수정된 웨이퍼를 이용하는 것이다. SOI 웨이퍼는 본질적으로, 웨이퍼 상에 실리콘 이산화물 희생층(sacrificial layer)이 배치되고 희생층 상에 배치된 활성 단결정 실리콘막을 갖는 실리콘 웨이퍼이다.
SOI 웨이퍼들 상에 제조된 MEMS 장치들은 다수의 이점들을 가진다. 이러한 웨이퍼 상의 MEMS 장치의 형성은 매우 높은 기계적 품질을 갖는 단결정 실리콘에서 발생한다. 따라서, 장치의 구성요소들은 두껍게 만들어질 수 있고 본래부터 낮은 기계적 강도를 갖는다. 더욱이, 장치의 구성요소들은 단결정 실리콘으로부터 제조되기 때문에, 장치는 CMOS 장치들 및 다른 구조들로 쉽게 집적될 수 있다.
MEMS 장치의 처리에서, 때로는, MEMS 구조들에 대한 지지를 제공하는 핸들 웨이퍼에 전기적 접촉을 만들 필요가 있다. 이렇게 하기 위한 한가지 방법은 장치층 및 희생층을 선택적으로 에칭하기 위하여 얇은 에피택셜층의 사용을 포함한다. 장치 실리콘은 노출된 기판 상에 요구된 두께까지 성장될 수 있다. 그러나 이러한 방식은, 통상적으로 에피택셜 성장 동안 결함 전파(defect propagation)의 결과로 평탄하지 않은 표면을 유발한다. 평탄하지 않은 표면은, 장치 상에 표면 피처들(surface features)을 현상하는데 흔히 사용되는 미세 라인 리소그래피가 한정된 깊이 초점을 갖기 때문에 바람직하지 않다.
MEMS 장치들의 제조 및 사용 동안 마주친 다른 문제는 스틱션(stiction)에 관련된다. 스틱션은 MEMS 장치의 이동 구성요소가 인접하는 표면에 접착되는 현상을 의미한다. 스틱션은 구성요소와 인접 표면 사이의 표면 접착력들이 미세 구조의 기계적 회복력보다 더 클 때 통상적으로 발생한다. 이들 표면 접착력들은 모세관 힘(capillary forces), 정전 인력, 또는 직접 화학적 결합으로부터 발생할 수 있다. 가속도계들과 같은 MEMS 장치들에서, 장치의 바늘들이 수직 스틱션의 영향을 받지 않도록 하는 것이 필수적인데, 수직 스틱션은 장치를 고장나게 할 수 있기 때문이다. 불행히도, 스틱션은 장치 크기들이 감소될 때 더욱 문제가 되고, 따라서 MEMS 장치들이 더욱 민감해짐에 따라 더 큰 장애가 되었다.
스틱션을 방지하기 위한 한가지 방법은 SOI 웨이퍼들상에 안티-스틱션 돌출부들(anti-stiction protrusions)의 형성을 통하는 것이다. 안티-스틱션 돌출부들을 만드는 공지된 방법은 실리콘 기판, 실리콘 산화물 희생층 및 실리콘 장치층을 포함하는 웨이퍼를 포함한다. 일련의 트렌치들은 희생층을 노출하기 위해 장치 실리콘에서 에칭된다. 희생층은 희생층의 하나 이상의 얇은 부분들이 남겨질 때까지 (실리콘을 에칭하지 않는) 플루오르화 수소산으로 측면 에칭된다. 그 다음, 장치 실리콘 및 실리콘 기판은 KOH의 용액으로 등방성 에칭된다. KOH가 희생층의 재료를 공격하지 않기 때문에 희생층의 나머지 부분은 아래의 실리콘에 대한 마스크로서 작용한다. 그러므로 돌출부들은 희생층의 나머지 부분이 장치층 및 기판에 부착하는 부분에 형성된다. 희생층의 에칭이 완료되어, 기판과 장치층의 반대 표면들 상에 있는 일련의 돌출부들이 남겨질 수 있다. 이 방법은 안티-스틱션 돌출부들을 형성할 때 상당히 효과적일 수 있지만, 습식 에칭 단계의 처리 변동들은 돌출부 또는 장치의 두께 불일치를 자주 유발하여, 결과적으로 장치 성능의 변동들을 유발한다.
따라서, 기판 상, 및 특히 SOI 웨이퍼 상에 MEMS 구조를 생성하는 방법이 본 기술 분야에 필요하며, 상기 방법은 핸들 웨이퍼에 대한 전기적 접촉이 만들어진 후에 웨이퍼에 대한 높은 수준의 표면 평탄도를 허용한다. 또한, 일관성 있는 장치 두께를 달성하는 MEMS 구조의 안티-스틱션 돌출부들을 생성하는 방법이 본 기술 분야에 필요하다. 이들 및 다른 요구들은 여기에 기술되고 이후 기술되는 방법 및 장치들에 의해 충족된다.
도 1은 핸들 웨이퍼에 접촉하는 MEMS 구조의 단면도.
도 2 내지 도 5는 도 1의 기판을 제조하기 위해 이용될 수 있는 방법의 실시예를 도시한 단면도들.
도 6은 안티-스틱션 돌출부들을 구비한 핸들 웨이퍼에 접촉하는 MEMS 구조의 단면도.
도 7 내지 도 9는 도 6의 기판을 제조하기 위해 이용될 수 있는 방법의 실시예를 도시한 단면도들.
도 10은 본 명세서에 도시된 방법을 이용하여 만들어질 수 있는 가속도계를 도시한 도면.
한 양상에서 반도체 구조를 생성하기 위한 방법이 본 명세서에 제공된다. 상기 방법에 따라, 반도체 기판 위에 희생층이 배치되고 희생층 위에 반도체 장치층을 갖는 반도체 기판이 제공된다. 그 다음, 장치층을 통해 희생층으로 연장하는 개구부가 생성된다. 개구부는 희생층을 통해 부분적으로만 연장할 수 있거나, 희생층을 통해 완전히 연장할 수 있고, 기판의 일부를 노출한다. 장치층은 장치층의 재료에 의해 개구부가 덮이고 장치층의 표면이 본질적으로 평탄하도록 적절한 장치 두께로 에피택셜 성장된다. 바람직하게, 장치층은 장치층의 재료에 의해 개구부가 채워지도록 성장된다. 장치층을 에피택셜 성장시키는 단계는 기판과 접촉하고 희생층을 통해 연장하는 앵커 부분(anchor portion)을 형성하기 위해 사용될 수 있거나, 상기 장치층과 접촉하는 안티-스틱션 돌출부들을 형성하기 위해 사용될 수 있다.
다른 양상에서, 반도체 구조를 생성하기 위한 방법이 명세서에 제공된다. 상기 방법에 따라, 기판 및 반도체층을 포함하고 기판과 반도체층 사이에 배치된 희생층을 갖는 아티클(article)이 제공된다. 반도체층 및 희생층을 통해 연장하고 기판의 일부를 노출하는 적어도 하나의 개구부가 아티클 내에 생성된다. 장치층은 에피택셜 성장되어, 그 다음 결과로서 생긴 층이 본질적으로 평면이고, 기판과 접촉하고 희생층을 통해 연장하는 앵커 부분을 유발한다. 반도체층을 에피택셜 성장시키는 단계는 개구부에서 반도체층의 수평 및 수직 에피택셜 성장 모두를 포함할 수 있다. 그 다음, 반도체 구조가 반도체층에서 형성되고, 희생층의 적어도 일부가 수성 HF 용액과 같은 에천트로 제거되어 기판을 해제한다. 장치층의 두께에 대한 개구부의 깊이 비가 바람직하게는 약 1 대 약 10의 범위, 더 바람직하게는 약 2 대 약 5의 범위, 가장 바람직하게는 약 3 대 약 4의 범위 내에 있다.
또 다른 양상에서, 안티-스틱션 돌출부를 구비한 반도체 구조 생성 방법이 제공된다. 본 발명에 따라, 기판 및 반도체층을 포함하고 기판과 반도체층 사이에 배치된 희생층을 갖는 아티클이 제공된다. 반도체층을 통해 희생층으로 부분적으로 연장하는 적어도 하나의 개구부가 아티클 내에 생성된다. 그 다음 반도체층은 장치층의 재료가 개구부로 연장하고, 그에 의해 장치층에서 돌출하는 돌출부를 형성하도록 장치층을 형성하기 위해 에피택셜 성장된다. 반도체층을 에피택셜 성장시키는 단계는 개구부에서 반도체층의 측면 및 수직 에피택셜 성장 모두를 포함할 수 있다. 그 다음, 반도체층 내에 반도체 구조가 형성되고, 돌출부를 포함하는 희생층의 적어도 일부가 에천트로 제거된다. 장치층의 두께에 대한 개구부의 깊이의 비는 장치층이 실질적으로 평면 표면을 가지도록 충분히 작은 것이 바람직하다. 장치층의 두께에 대한 개구부의 깊이 비가 바람직하게는 약 1 대 약 10의 범위, 더욱 바람직하게는 약 2 대 약 5의 범위, 가장 바람직하게는 약 3 대 약 4의 범위 내에 있다.
이들 및 다른 양상들은 하기에 더 상세히 기술된다.
상기 주지되고 표면상 별도의 문제들은, 핸들 웨이퍼에 전기적 접촉을 만들고 안티-스틱션 돌출부들을 생성하기 위하여 에피택셜 실리콘의 병합된 측면 과성장(merged lateral overgrowth)의 사용을 통해 해결될 수 있음을 알았다. 특히, 기판에 대한 전기 접촉을 가지고 높은 수준의 평면 평탄도를 가진 MEMS 구조들은 에피택셜 실리콘의 병합된 측면 과성장을 이용하여 SOI 웨이퍼들 및 다른 기판들 상에 제조될 수 있음을 알았다. 이러한 방식으로, 시작 웨이퍼는 두꺼운 희생층 및 이 위에 배치된 얇은 단결정 실리콘층(통상적으로 약 0.1 내지 약 0.5마이크론 두께)을 가진 실리콘 핸들 웨이퍼이다. 반도체층은 작은 개구부들로 패터닝된다. 반도체층 및 희생층은 이들 개구부들 내에서 핸들 실리콘을 에칭 다운하고, 그 후에 반도체층이 에피택셜 리액터에서 원하는 장치 두께로 성장된다. 성장 공정 동안, 실리콘은 개구부들 내 및 상에서 측면뿐만 아니라 수직으로 성장하고 평면층을 형성하기 위해 병합하며, 평면 토포그래피로 성장을 계속한다. 따라서, 반도체층의 개구부들 치수의 적절한 선택을 통해, 측면 과성장 및 수직 과성장은 에피택셜의 끝부분에서 결과로서 생긴 웨이퍼가 매우 평탄하고 미세 라인 리소그래피에 적절하도록 진행될 수 있다.
반도체층의 개구부들의 치수는 매우 평탄한 표면이 유발되도록 예를 들면 장치층의 원하는 두께, 측면 에피택셜 성장 속도 및 희생층의 두께를 고려하여 선택될 수 있다. 최종 장치층 두께에 대한 개구부의 깊이 비가 바람직하게는 약 1 대 약 10, 더욱 바람직하게는 약 2 대 약 5, 가장 바람직하게는 약 3 대 약 4의 범위 내에 있다. 또한, 최종 장치층 두께에 대한 개구부의 최소 폭의 비율이 바람직하게는 약 0.05 대 약 2, 더욱 바람직하게는 약 0.1 대 약 1.3의 범위 내에 있다.
비교로서, 통상적 종래 장치에서, 기판에 대한 개구부들의 치수는 장치층의 두께에 비해 크다. 따라서, 종래 기술 장치들을 만들기 위해 사용된 방법들에서 측면 과성장 및 수직 과성장이 발생되게 될 수 있는 범위까지, 통상적으로, 미세 라인 리소그래피에 적절하도록 충분히 평탄한 장치층을 유발하지 않을 것이다. 더욱이, 이러한 장치들의 에피택셜 프론트들 사이의 거리는 개구부들의 에지들에서 결합들의 형성을 발생시켜 다시 에피택셜 표면의 평탄도에 악영향을 미친다.
등방성 실리콘 에칭에 의존하는 종래의 방법들을 통상적으로 포함하는 장치층 두께의 변동들 없이, MEMS 장치들에서 안티-스틱션 돌출부들을 형성하기 위해 에피택셜 실리콘 및 에피택셜 폴리실리콘의 병합된 측면 과성장이 사용될 수 있음을 알았다. 병합된 측면 과성장이 이러한 응용에서, 시작 웨이퍼는 통상적으로, 두꺼운 희생층 및 이 위에 배치된 얇은 단결정 반도체층(통상적으로 약 0.1 내지 약 0.5마이크론 두께)을 가진 실리콘 핸들 웨이퍼이다. 반도체층은 일련의 개별적이고 규칙적으로 이격된 작은 개구부들을 형성하기 위해 돌출부들이 형성되어야 하는 영역들에서 패터닝 및 에칭된다. 다음에, 희생층이 부분적으로 에칭된다. 따라서, 예를 들면, 희생층의 전체 두께가 약 1마이크론이면, 부분적 에칭은 약 0.3 내지 약 0.5마이크론들의 깊이가 될 수 있다. 반도체층이 에피택시에 의해 원하는 장치 두께로 후속적으로 성장될 때, 실리콘의 측면 에피택셜 성장뿐만 아니라 희생 산화물이 노출됨으로써 안티-스틱션 돌출부들을 형성시키는 에피택셜 폴리실리콘의 수직 및 측면 성장으로 인해, 작은 개구부들이 채워진다. 구조의 해제 후에, 희생층이 돌출부들 주위로부터 제거될 때, 안티-스틱션 돌출부들은 MEMS 장치의 기계적으로 유연한 요소들의 수직 스틱션을 방지한다.
본 명세서에 기술된 방법들은 도 1 내지 도 5 및 도 6 내지 도 10을 참조하여 이해될 수 있다. 이들 도면들에 기술된 장치들은 가정적 MEMS 장치들이며, 이들의 관련 부분들은 이들 부분들에 대한 에칭 공정 단계의 효과가 단일 도면으로부터 명백하게 되도록 단일 단면도로 통합되었다. 그러나 실제 MEMS 장치에서, 이들 부분들이 장치의 임의의 단일 단면도에 모두 나타나지 않을 수 있음을 이해해야 한다. 이 지적은, 본 명세서에 기술된 방법들에 따라 만들어질 수 있는 실제 MEMS 장치에 대한 설계를 도시하는 도 11을 참조하여 더 이해될 수 있다.
도 1은, 핸들 웨이퍼에 대한 전기 접촉을 형성하기 위하여 에피택셜 실리콘의 병합된 측면 과성장을 사용하여 만들어질 수 있는 MEMS 장치(100)의 한 실시예를 도시한다. 장치는 실리콘 핸들 웨이퍼(101) 및 희생층(103)을 포함하는 기판 상에 생성되고, 앵커 부분(133) 및 서스펜딩 부분(suspended portion; 135)을 갖는다. 도시된 특정 장치의 앵커 부분은 핸들 웨이퍼(101)에 대한 전기 접촉을 만들기 위하여 복수의 앵커(109)를 장착된다. 장치는 에피택셜 성장된 장치층(111)을 가지며, 시험 부피 영역(proof mass area; 143), 적어도 하나의 이동 바늘(139), 적어도 하나의 고정 바늘(141) 및 스프링 서스펜션(spring suspension; 137)이 장착된다. 구조의 해제는 수직 트렌치들(117, 119, 121, 123, 125, 127, 129 및 131)을 통해 수평 트렌치(142)의 생성을 통해 달성된다.
도 2 내지 도 5는 도 1에 도시된 구조를 달성하기 위해 사용될 수 있는 방법을 도시한다. 도 2에 도시된 바와 같이, 이 공정은, 실리콘 이산화물 희생층(103)이 배치된 실리콘 핸들 웨이퍼(101)를 포함하는 SOI 웨이퍼로 시작한다. 액티브 단결정 실리콘의 얇은 반도체층(105)은 희생층 상에 배치된다. 일부 실시예들에서, 얇은 보호층(바람직하게, 산화물층)은 후속 공정 동안 표면의 손상을 방지하기 위하여 반도체층의 상부에 제공될 수 있으며, 이 경우, 얇은 산화물층은 반도체층의 최종 장치 두께로의 성장 전에 제거될 수 있다.
웨이퍼는, 반도체층(105) 및 희생층(103)을 통해 연장하는 미리 결정된 크기의 일련의 개구부들(107)을 규정하고 실리콘 핸들 웨이퍼(101)를 노출시키기 위해 도 3에 도시된 바와 같이 패터닝 및 에칭된다. 개구부들(107)을 규정하기 위해 사용된 에칭은 통상적으로 반응성 이온 에칭(RIE: reactive ion etch)이다.
도 4에 도시된 바와 같이, 반도체층(105)은 원하는 장치 두께로 더 에피택셜 성장되며, 많은 응용에서 두께는 약 20마이크론이다. 성장 공정 동안, 실리콘은, 실리콘 핸들 웨이퍼로부터 개구부들(107)에서 수직으로 성장하고, 반도체층(105)으로부터 수직 또는 측면 모두로 성장하도록 만들어질 수 있다. 개구부들이 최종 장치 두께에 관해 적절한 치수라면, 결정 성장 프론트들은 평면 표면을 형성하기 위해 병합된다. 이 표면은 전체 장치 두께가 달성될 때까지 평면 방법으로 계속 성장한다. 따라서, 반도체층의 개구부들의 치수에 대한 적절한 선택으로, 웨이퍼의 끝부분에서, 결과로서 생기 웨이퍼가 매우 평탄하고 따라서 리소그래피에 매우 적절하도록 측면 과성장 및 수직 과성장이 진행되게 만들어질 수 있다.
도 5는 해제 전에 완성된 구조를 도시한다. 장치층을 통해 희생층(103)으로 아래로 연장하고 장치의 앵커 부분(133) 및 서스펜딩 부분(135)을 규정하기 위해 사용될 수 있는 일련의 트렌치들(117, 119, 121, 123, 125, 127, 129 및 131)을 생성하기 위해 깊은(deep) RIE이 사용된다. 장치의 서스펜딩 부분은 스프링 서스펜션(137), 고정 바늘(139), 이동 바늘(141) 및 시험 부피 영역(143)으로 구성된다. 구조의 해제는 도 1에 도시된 구조를 달성하기 위해 트렌치들을 통한 희생층의 에칭을 통해 달성될 수 있다. 이 에칭은 예를 들어, 수성 HF 용액으로 달성될 수 있다.
도 10은, 도 2 내지 도 5를 참조하여 기술된 방법을 사용하여 이루어질 수 있는 MEMS 장치에 대한 한가지 가능한 설계(이 경우, 가속도계)를 도시하며, 이것은 다양한 다른 설계들 및 장치들이 상기 방법으로 달성될 수 있음을 이해한다. 장치(200)는 서스펜딩 부분(205) 및 앵커 부분(207)을 갖는 시험 부피 영역(203)을 가진다. 앵커 부분은 복수의 시험 부피 앵커(209)에 의해(도시되지 않음) 기판에 부착된다. 서스펜딩 부분은 복수의 에칭 홀(211)을 가지며 복수의 이동 바늘(213)가 장착된다. 이동 바늘들 각각은 제 1(215) 내지 제 2(217) 고정 바늘들 사이에 배치되며, 이들은 앵커 바늘들의 제 1(219) 및 제 2(221) 세트들 각각에 의해 앵커된다. 스프링(223)은 장치의 서스펜딩 부분과 앵커 부분 사이에 배치된다.
지금까지, 핸들 웨이퍼에 대한 전기 접촉이 이루어진 후에 웨이퍼에 대한 높은 수준의 표면 평탄도를 달성하는데 있어서의 사용을 참조하여, 에피택셜 실리콘의 병합된 측면 과성장의 현상이 주로 기술되었다. 그러나 이전에 주지된 바와 같이, 이 현상은 안티-스틱션 돌출부들의 형성을 위해서도 또한 사용될 수 있다.
도 6은 안티-스틱션 돌출부들을 형성하기 위해 에피택셜 실리콘의 병합된 측면 과성장을 사용하여 만들어질 수 있는 MEMS 장치(151)의 한 실시예를 도시한다. 장치는 실리콘 핸들 웨이퍼(153) 및 희생층(155)을 포함하는 기판 상에 생성되고, 앵커 부분(159) 및 서스펜딩 부분(161)을 가진다. 기술된 특정 장치의 앵커 부분은 복수의 앵커(163)가 장착된다. 장치는 에피택셜 성장된 장치층(165)을 가지고, 시험 부피 영역(171), 적어도 하나의 이동 바늘(173), 적어도 하나의 고정 바늘(175) 및 스프링 서스펜션(177)이 장착된다. 구조의 해제는 수직 트렌치들(181, 183, 185, 187, 189, 191, 193 및 195)을 통한 수평 트렌치(179)의 생성을 통해 달성된다. 장치는 장치의 이동 요소들의 스틱션을 방지하기 위해 복수의 안티-스틱션 돌출부(197)가 구비된다.
도 7 내지 도 10은 도 6에 도시된 장치를 달성하기 위해 사용될 수 있는 방법을 도시한다. 도 7에 도시된 바와 같이, 이 방법은, 실리콘 핸들 웨이퍼(153), 실리콘 이산화물 희생층(155) 및 얇은 단결정 반도체층(165)을 포함하는 SOI 웨이퍼를 사용한다. 웨이퍼는 반도체층(165) 및 희생층(155)을 통해 연장하고 핸들 접촉을 위한 실리콘 핸들을 노출하는 제 1 복수의 개구부들(167)을 규정하기 위해 패터닝 및 에칭된다. 제 1 복수의 개구부들(167)을 규정하기 위해 사용된 에칭은 통상적으로 반응성 이온 에칭(RIE)이다. 최종 장치층 두께에 대한 개구부의 깊이 비가 바람직하게는 약 1 대 약 10의 범위, 더 바람직하게는 약 2 대 약 5의 범위, 가장 바람직하게는 약 3 대 약 4의 범위 내에 있다. 또한, 최종 장치층 두께에 대한 개구부의 최소 폭의 비가 바람직하게는 약 0.05 대 약 2의 범위, 더 바람직하게는 약 0.1 대 약 1.3의 범위 내에 있다.
복수의 제 2 개구부(166)는 또한 반도체층을 통해 안티-스틱션 돌출부들이 형성되는 영역들의 희생층으로 패터닝 및 에칭된다. 바람직하게, 복수의 제 2 개구부는 희생층으로 약 0.5마이크론 연장한다. 제 2 복수의 개구부들의 희생층으로의 깊이는 희생층 두께의 1/3 내지 1/2 사이가 바람직하다. 이들 개구부들의 깊이는 통상적으로 안티-스틱션 돌출부들의 높이를 결정한다.
도 8에 도시된 바와 같이, 반도체층(165)은 에피택시에 의해 원하는 장치 두께(통상적으로 약 20마이크론)로 더 성장된다. 안티-스틱션 돌출부들(197)은 이 공정 동안 (반도체층(165)으로부터 측면 방향으로) 에피택셜 실리콘과 (개구부들(166)의 하부로부터 수직 방향으로) 에피택셜 폴리실리콘의 병합 성장에 의해 생성된다. 그러므로 희생층의 제 2 복수의 개구부들(166; 도 7 참조)의 치수는 안티-스틱션 돌출부들의 치수를 결정한다. 예시된 특정 실시예에서, 기판과 전기 접촉된 복수의 앵커(163)가 이 공정 동안 형성된다. 그러나 이것은 안티-스틱션 돌출부들을 형성하기 위한 본 명세서에 개시된 방법의 요건은 아니다. 따라서, 예를 들면, 앵커들을 종래의 앵커 형성 기술들을 사용하여 안티-스틱션 돌출부들로부터 별도의 단계로 형성될 수 있다.
마찬가지로, 앵커들이 에피택셜 실리콘 이외의 재료를 포함할 수 있음을 인식할 것이다. 예를 들어, 앵커들은 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 이 방법은 안티-스틱션 돌출부들을 형성하기 위해 단독으로 사용될 수 있고 따라서 임의의 앵커 부분들의 형성을 유발하지 않음을 또한 인식할 것이다.
도 9에 도시된 바와 같이, 웨이퍼가 패터닝 및 에칭되고, RIE는 반도체층(165)(에피택셜 성장된 반도체층을 본 명세서에서 장치층이라 칭함)을 통해 희생층(155)으로 아래로 연장하는 일련의 트렌치들(181, 183, 185, 187, 189 191, 193 및 195)을 규정하기 위하여 사용된다. 구조는 수성 용액 HF와 같은 적절한 에천트로 해제된다.
본 명세서에 기술된 방법들에서 다양한 에천트들이 사용될 수 있다. 에천트들의 선택은 기판, 희생층 또는 반도체층의 합성, 에칭시 아티클 상에 존재하는 부분들 또는 구성요소들의 합성, 및 예상된 에칭의 선택과 같은 다양한 인자들에 달려있다. 바람직하게, 에천트가 초산의 다양한 농도들을 갖는 HF가 될 수 있지만, 에천트는 수성 HF 용액이다. 이들 재료들은 수성 또는 유기 용매 기초 용액들로서 사용될 수 있고, 용액들은 버퍼링될 수 있다. 일부 응용들에서, 증기 HF도 또한 반도체 구조의 해제를 실시하기 위해 사용될 수 있다. 기판 상, 특히 SOI 웨이퍼 상의 MEMS 구조를 생성하는 방법은 핸들 웨이퍼에 대한 전기 접촉이 이루어진 후에 웨이퍼 상의 높은 수준의 표면 평탄도를 허용하는 것으로 본 명세서에 제공되었다. 일치된 장치 두께를 달성하는 MEMS 구조의 안티-스틱션 돌출부들을 생성하는 방법이 또한 제공되었다.
본 발명의 상기 기술은 예시적인 것이며, 제한하도록 의도된 것이 아니다. 따라서, 본 발명의 범위를 벗어나지 않고 상술된 실시예들에 대한 다양한 부가들, 대체들 및 수정들이 이루어질 수 있음을 이해한다. 따라서, 본 발명의 범위는 오로지 첨부된 청구항들을 참조하여 구성되어야 한다.
Claims (29)
- 반도체 구조 생성 방법에 있어서,기판 및 단결정 반도체층을 포함하고 상기 기판과 상기 반도체층 사이에 배치된 희생층(sacrificial layer)을 갖는 아티클(article)을 제공하는 단계;상기 반도체층을 통해 상기 희생층으로 연장하는 개구부를 생성하는 단계; 및상기 반도체층을 적절한 장치 두께로 에피택셜 성장시키고, 그에 의해 장치층을 형성하는 단계를 포함하고,상기 반도체층은, 결과로서 생긴 장치층이 상기 개구부 상으로 연장하도록 성장되고, 상기 개구부 상으로 연장하는 상기 장치층의 일부 표면은 단결정 실리콘인, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 장치층은, 상기 개구부가 상기 장치층의 재료로 채워지도록 성장되는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 개구부는 상기 희생층을 통해 연장하고, 상기 기판의 일부를 노출하는, 반도체 구조 생성 방법.
- 제 3 항에 있어서,상기 장치층을 에피택셜 성장시키는 단계는, 상기 기판과 접촉하고 상기 희생층을 통해 연장하는 앵커 부분(anchor portion)을 형성시키는, 반도체 구조 생성 방법.
- 제 4 항에 있어서,상기 장치층에 반도체 구조를 형성하는 단계; 및상기 희생층의 적어도 일부를 제거하고, 그에 의해 상기 반도체 구조를 해제(release)하는 단계를 더 포함하는, 반도체 구조 생성 방법.
- 제 5 항에 있어서,상기 희생층의 적어도 일부를 제거하는 단계는:상기 희생층의 일부를 노출하는 상기 장치층 내에 트렌치(trench)를 생성하는 단계; 및상기 트렌치에 의해 상기 희생층을 에천트(etchant)와 접촉하는 단계를 포함하는, 반도체 구조 생성 방법.
- 제 5 항에 있어서,상기 반도체 구조는 앵커 영역, 시험 부피 영역(proof mass area), 이동 바늘(moving finger) 및 고정된 바늘을 포함하는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 개구부는 상기 희생층을 통해 부분적으로만 연장하는, 반도체 구조 생성 방법.
- 제 8 항에 있어서,상기 반도체층을 에피택셜 성장시키는 단계는 상기 장치층 및 상기 희생층 내에서 안티-스틱션 돌출부(anti-stiction protrusion)를 형성시키는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 장치층의 표면은 본질적으로 평면인, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 희생층의 일부를 제거하는 단계를 더 포함하는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 장치 두께에 대한 상기 개구부의 깊이 비는 약 1 대 약 10의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 장치 두께에 대한 상기 개구부의 깊이 비는 약 2 대 약 5의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 장치 두께에 대한 상기 개구부의 깊이 비는 약 3 대 약 4의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 1 항에 있어서,상기 반도체층을 적절한 장치 두께로 에피택셜 성장시키는 단계는 상기 개구부에서 상기 반도체층의 측면 및 수직 에피택셜 성장 모두를 포함하는, 반도체 구조 생성 방법.
- 반도체 구조 생성 방법에 있어서,기판 및 단결정 반도체층을 포함하고 상기 기판과 상기 반도체층 사이에 배치된 희생층을 갖는 아티클을 제공하는 단계;상기 반도체층 및 상기 희생층을 통해 연장하고 상기 기판의 일부를 노출하는 적어도 하나의 개구부를 생성하는 단계;장치층을 형성하기 위해 상기 반도체층을 에피택셜 성장시키는 단계로서, 상기 장치층의 재료는 상기 개구부 내로 연장하고 그에 의해 앵커 부분을 형성하며, 상기 앵커 부분은 상기 기판과 접촉하고 상기 희생층을 통해 연장하는, 상기 반도체층 에피택셜 성장 단계;상기 반도체층 내에 반도체 구조를 형성하는 단계; 및상기 희생층의 적어도 일부를 에천트로 제거하고, 그에 의해 상기 반도체 구조를 해제(releasing)하는 단계를 포함하고,상기 반도체층은 결과로서 생긴 장치층이 상기 개구부 상으로 연장하도록 성장되고, 상기 개구부 상으로 연장하는 상기 장치층의 일부 표면은 단결정 실리콘인, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 에천트는 수성 HF 용액을 포함하는, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 1 대 약 10의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 2 대 약 5의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 3 대 약 4의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 반도체를 에피택셜 성장시키는 단계는 상기 개구부에서 상기 반도체층의 측면 및 수직 에피택셜 성장 모두를 포함하는, 반도체 구조 생성 방법.
- 제 16 항에 있어서,상기 해제된 반도체 구조는 MEMS 구조인, 반도체 구조 생성 방법.
- 안티-스틱션 돌출부를 구비한 반도체 구조 생성 방법에 있어서:기판 및 단결정 반도체층을 포함하고, 상기 기판과 상기 반도체층 사이에 배치된 희생층을 갖는 아티클을 제공하는 단계;상기 반도체층을 통해 상기 희생층으로 부분적으로 연장하는 적어도 하나의 개구부를 생성하는 단계;장치층을 형성하기 위해 상기 반도체층을 에피택셜 성장시키는 단계로서, 상기 장치층의 재료는 상기 개구부 내로 연장하고, 그에 의해 상기 장치층에서 상기 희생층으로 연장하는 돌출부를 형성하는, 상기 반도체층 에피택셜 성장 단계 ;상기 반도체층 내에 반도체 구조를 형성하는 단계; 및상기 돌출부를 둘러싸는 상기 희생층의 적어도 일부를 에천트로 제거하는 단계를 포함하는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 반도체층은 결과로서 생긴 장치층이 상기 개구부 상으로 연장하도록 성장되고, 상기 개구부 상으로 연장하는 상기 장치층의 일부 표면은 단결정 실리콘을 포함하는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 1 대 약 10의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 2 대 약 5의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 장치층의 두께에 대한 상기 개구부의 깊이 비는 약 3 대 약 4의 범위 내에 있는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 반도체층을 에피택셜 성장시키는 단계는 상기 개구부에서 상기 반도체층의 측면 및 수직 에피택셜 성장 모두를 포함하는, 반도체 구조 생성 방법.
- 제 23 항에 있어서,상기 해제된 반도체 구조는 MEMS 구조인, 반도체 구조 생성 방법.
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Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| US6952041B2 (en) * | 2003-07-25 | 2005-10-04 | Robert Bosch Gmbh | Anchors for microelectromechanical systems having an SOI substrate, and method of fabricating same |
| KR100605368B1 (ko) | 2004-10-20 | 2006-07-28 | 삼성전자주식회사 | Ｓｏｉ기판, 그 제조방법, 그리고, 그 ｓｏｉ기판을이용한 부유 구조체 제조 방법 |
| US20060278942A1 (en) * | 2005-06-14 | 2006-12-14 | Innovative Micro Technology | Antistiction MEMS substrate and method of manufacture |
| KR20080031846A (ko) * | 2005-06-27 | 2008-04-11 | 도오레 화인케미칼 가부시키가이샤 | 경화형 조성물 |
| US20070170528A1 (en) | 2006-01-20 | 2007-07-26 | Aaron Partridge | Wafer encapsulated microelectromechanical structure and method of manufacturing same |
| US7468327B2 (en) * | 2006-06-13 | 2008-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of fabricating a micromechanical structure |
| US7485524B2 (en) * | 2006-06-21 | 2009-02-03 | International Business Machines Corporation | MOSFETs comprising source/drain regions with slanted upper surfaces, and method for fabricating the same |
| DE102006049886B4 (de) * | 2006-10-23 | 2014-10-16 | Robert Bosch Gmbh | Mikromechanisches Bauelement mit einer schwingfähigen mikromechanischen Struktur, Sensorbauelement und Verfahren zur Herstellung eines Bauelements |
| US7919006B2 (en) * | 2007-10-31 | 2011-04-05 | Freescale Semiconductor, Inc. | Method of anti-stiction dimple formation under MEMS |
| US7579202B2 (en) * | 2007-12-21 | 2009-08-25 | Tekcore Co., Ltd. | Method for fabricating light emitting diode element |
| ITTO20090616A1 (it) * | 2009-08-05 | 2011-02-06 | St Microelectronics Srl | Procedimento di fabbricazione di dispositivi mems dotati di cavita' sepolte e dispositivo mems cosi' ottenuto |
| FR2954505B1 (fr) * | 2009-12-22 | 2012-08-03 | Commissariat Energie Atomique | Structure micromecanique comportant une partie mobile presentant des butees pour des deplacements hors plan de la structure et son procede de realisation |
| US9023729B2 (en) * | 2011-12-23 | 2015-05-05 | Athenaeum, Llc | Epitaxy level packaging |
| CN103681233B (zh) * | 2012-09-05 | 2016-06-15 | 无锡华润上华半导体有限公司 | 一种多沟槽结构的制作方法 |
| US10036635B2 (en) | 2013-01-25 | 2018-07-31 | MCube Inc. | Multi-axis MEMS rate sensor device |
| US10132630B2 (en) | 2013-01-25 | 2018-11-20 | MCube Inc. | Multi-axis integrated MEMS inertial sensing device on single packaged chip |
| US9249012B2 (en) | 2013-01-25 | 2016-02-02 | Mcube, Inc. | Method and device of MEMS process control monitoring and packaged MEMS with different cavity pressures |
| US10046964B2 (en) | 2013-03-07 | 2018-08-14 | MCube Inc. | MEMS structure with improved shielding and method |
| US9090452B2 (en) * | 2013-12-06 | 2015-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanism for forming MEMS device |
| US10522388B1 (en) | 2018-08-24 | 2019-12-31 | Tower Semiconductor Ltd. | Method of forming high-voltage silicon-on-insulator device with diode connection to handle layer |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478123A (ja) * | 1990-07-20 | 1992-03-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE4122435A1 (de) * | 1991-07-06 | 1993-01-07 | Bosch Gmbh Robert | Verfahren zur herstellung von beschleunigungssensoren und beschleunigungssensor |
| US5258097A (en) * | 1992-11-12 | 1993-11-02 | Ford Motor Company | Dry-release method for sacrificial layer microstructure fabrication |
| FR2700065B1 (fr) * | 1992-12-28 | 1995-02-10 | Commissariat Energie Atomique | Procédé de fabrication d'accéléromètres utilisant la technologie silicium sur isolant. |
| DE4315012B4 (de) * | 1993-05-06 | 2007-01-11 | Robert Bosch Gmbh | Verfahren zur Herstellung von Sensoren und Sensor |
| US5616514A (en) * | 1993-06-03 | 1997-04-01 | Robert Bosch Gmbh | Method of fabricating a micromechanical sensor |
| US5510156A (en) * | 1994-08-23 | 1996-04-23 | Analog Devices, Inc. | Micromechanical structure with textured surface and method for making same |
| US5662771A (en) * | 1994-12-01 | 1997-09-02 | Analog Devices, Inc. | Surface micromachining process |
| FR2732467B1 (fr) * | 1995-02-10 | 1999-09-17 | Bosch Gmbh Robert | Capteur d'acceleration et procede de fabrication d'un tel capteur |
| DE19526691A1 (de) * | 1995-07-21 | 1997-01-23 | Bosch Gmbh Robert | Verfahren zur Herstellung von Beschleunigungssensoren |
| FR2736934B1 (fr) * | 1995-07-21 | 1997-08-22 | Commissariat Energie Atomique | Procede de fabrication d'une structure avec une couche utile maintenue a distance d'un substrat par des butees, et de desolidarisation d'une telle couche |
| DE19537814B4 (de) * | 1995-10-11 | 2009-11-19 | Robert Bosch Gmbh | Sensor und Verfahren zur Herstellung eines Sensors |
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| US6228691B1 (en) * | 1999-06-30 | 2001-05-08 | Intel Corp. | Silicon-on-insulator devices and method for producing the same |
| US6401536B1 (en) * | 2000-02-11 | 2002-06-11 | Motorola, Inc. | Acceleration sensor and method of manufacture |
| US6586841B1 (en) * | 2000-02-23 | 2003-07-01 | Onix Microsystems, Inc. | Mechanical landing pad formed on the underside of a MEMS device |
| US6413793B1 (en) * | 2001-05-17 | 2002-07-02 | Xerox Corporation | Method of forming protrusions on single crystal silicon structures built on silicon-on-insulator wafers |
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