KR20050078104A - 반도체 소자의 샐리사이드 제조 방법 - Google Patents

Abstract

반도체 소자의 샐리사이드 제조방법을 제공한다. 샐리사이드 방지층을 이용하여 PMOS 영역에는 니켈 샐리사이드를 형성하고 NMOS 영역에는 코발트 샐리사이드를 형성한다. PMOS 소자에서는 미세 패턴에서도 낮은 면저항값을 가지고 접합 누설 전류가 낮은 니켈 샐리사이드의 장점을 살리고, 니켈 샐리사이드의 소자 특성이 좋지 않은 NMOS 에서는 코발트 샐리사이드를 적용하여 니켈 샐리사이드 공정 진행시 문제되는 NMOS 소자의 동작 특성의 열화를 방지할 수 있다.

Description

반도체 소자의 샐리사이드 제조 방법{Method for fabricating salicide of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 샐리사이드 제조방법에 관한 것이다.

반도체 소자의 동작 속도를 향상시키기 위하여, 일반적으로 반도체 소자를 이루고 있는 각각의 구성요소들의 커패시턴스와 저항을 줄이는 것이 필요하다. 예를 들면, 게이트 산화막의 커패시턴스나 접합부의 커패시턴스 또는 배선저항을 낮추는 것이다. 고집적화에 따른 반도체 소자의 크기 감소로 인하여 배선저항 중에서도 소오스·드레인 영역에서의 접촉저항과 게이트 전극의 저항을 낮추는 것이 중요하다.

게이트 전극의 저항을 낮추기 위하여 일반적으로 게이트 전극을 두 층으로 형성하는데, 한 층은 폴리실리콘으로, 다른 한 층은 내열성 금속(refractory metal)이나 내열성 금속의 실리사이드로 형성한다.

소오스·드레인 영역의 저항을 낮추기 위하여는 불순물 주입량을 늘리거나 고온의 어닐링을 통하여 불순물의 활성화를 높이는 방법이 사용된다.

그러나 불순물 주입량을 늘이거나 불순물의 활성화를 높이는 방법에 의하면 불순물이 옆으로 더 많이 확산되기 때문에 단채널 효과(short channel effect) 등에 의해 트랜지스터와 같은 반도체 소자의 특성이 저하된다. 이러한 문제를 피하기 위하여 소오스 및 드레인 영역이 형성되는 불순물 확산층이 더 얇고 낮은 저항을 가지도록 만들어지는데, 이때 적용되는 방법이 내열성 금속과 실리콘 기판 사이에 선택적인 반응에 의하여 실리사이드(silicide)를 형성하는 이른바 샐리사이드 형성기술이다.

샐리사이드 공정에서 게이트와 소오스·드레인 영역에 일반적으로 만들어지는 코발트 실리사이드층은 0.1㎛ 급 이하에서는 면저항(sheet resistance)의 증가를 가져온다. 이는 코발트 실리사이드가 덩어리져 생김으로써 (agglomeration) 보이드(void)가 생기는 것과 같이 프로파일(profile)의 열화에 기인한 것으로 여겨진다.

따라서 코발트 샐리사이드 공정을 대체하기 위하여 낮은 비저항값을 가지며 얕은 접합(shallow junction) 형성시 접합 누설 전류(leakage current)를 최소화할 수 있는 니켈 샐리사이드 공정이 이용되고 있다. 니켈 샐리사이드 공정의 장점은 작은 사이즈의 액티브와 게이트 패턴에서도 낮은 면저항을 유지하며, 실제 공정 진행시에도 그 저항 분포가 양호하다는 것이다. 이는 니켈 실리사이드의 비저항값이 작고 실리사이드 형성시 실리콘의 소모가 적으며 후속의 저온 공정에 기인한 것으로 보인다. 니켈 실리사이드는 코발트 실리사이드와 비교하여 상대적으로 소자 특성의 열화 정도가 낮아, 작은 사이즈의 소자에서 우수한 특성을 유지한다고 할 수 있다.

이러한 장점에도 불구하고 니켈 실리사이드는 NiSi 상태(phase)가 쉽게 NiSi2 상태로 상변이를 하게 되어 접합 누설 전류(junction leakage)를 유발하는 경우가 있다. 또한 니켈 샐리사이드 공정을 진행한 결과, PMOS 소자에서는 소자특성의 향상을 얻을 수 있었으나, 니켈 실리사이드 박막의 스트레스의 영향으로 인해 전자(electron)와 정공(hole)의 이동도(mobility)가 변화함에 따라 NMOS 소자의 경우에는 소자특성의 열화를 가져왔다.

본 발명이 이루고자 하는 기술적 과제는 니켈 샐리사이드 공정 진행시 문제되는 NMOS 소자특성의 열화를 방지하고 니켈 샐리사이드 공정의 장점을 활용하고자 새로운 샐리사이드 제조 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 샐리사이드 제조 방법은 반도체 기판의 액티브 영역 상에 제 1 MOS 영역과 상기 제 1 MOS 영역과 반대되는 도전형을 갖는 제 2 MOS 영역을 형성하는 단계와 상기 제 1 MOS 영역과 제 2 MOS 영역에 게이트 및 소오스·드레인을 형성하는 단계와 상기 제 1 MOS 영역을 노출시키는 제 1 샐리사이드 방지막을 형성하는 단계와 상기 제 1 MOS 영역이 노출된 반도체 기판 전면에 제 1 금속막을 증착하고 열처리하여 상기 제 1 MOS 영역의 게이트와 소오스·드레인에 제 1 금속 샐리사이드를 형성하는 단계와 상기 제 2 MOS 영역을 노출시키는 제 2 샐리사이드 방지막을 형성하는 단계 및 상기 제 2 MOS 영역이 노출된 반도체 기판 전면에 제 2 금속막을 증착하고 열처리하여 상기 제 2 MOS 영역의 게이트와 소오스·드레인에 제 2 금속 샐리사이드를 형성하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알여주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 샐리사이드 제조 단계를 나타낸 공정 단면도들이다.

도 1a는 반도체 기판의 액티브 영역의 NMOS 영역(11)과 PMOS 영역(12)에 게이트(30)와 소오스·드레인(40)이 형성된 상태를 나타낸다. 도 1a와 같은 상태를 얻기 위하여 반도체 기판에 STI(shallow trench isolation) 공정에 의하여 소자분리 영역(20)을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 이온주입에 의하여 NMOS 영역(11)과 PMOS 영역(12)을 형성한다. 이어서 각각의 NMOS 영역(11)과 PMOS 영역(12)에 게이트(30)를 형성한다. 상기 게이트(30)는 폴리실리콘 패턴(31)과 그 폴리실리콘 패턴(31) 측벽의 절연물질 스페이서(32)로 이루어진다.

이어서 상기 게이트(30) 양쪽의 NMOS 영역(11)과 PMOS 영역(12)에 각각 소오스·드레인(40)을 형성한다.

도 1b는 NMOS 영역(11)과 PMOS 영역(12)에 게이트(30) 및 소오스·드레인(40)이 형성된 반도체 기판 전면에 1차 샐리사이드 방지막(50)을 형성한 상태를 도시한 것이다. 샐리사이드 방지막(50)은 실리콘 질화막이나 실리콘 산화막을 단일층 또는 복합층으로 사용할 수 있다.

도 1c는 NMOS 영역(11)의 샐리사이드 방지막(50)을 사진 식각 공정에 의하여 제거하여 PMOS 영역(12)에만 샐리사이드 방지막(50)을 남기고 NMOS 영역(11)의 게이트(30)와 소오스·드레인(40)을 노출시킨 상태를 나타낸다.

도 1d는 PMOS 영역(12)에는 샐리사이드 방지막(50)이 남고 NMOS 영역(11)은 샐리사이드 방지막(50)이 제거된 반도체 기판의 전면에 코발트막(60)을 형성한 상태를 나타낸다.

도 1e는 샐리사이드 방지막(50)이 제거된 NMOS 영역(11)의 게이트(30)와 소오스·드레인(40)에 코발트 실리사이드(CoSi)(61)가 형성되어 있고, PMOS 영역(12)에는 샐리사이드 방지막(50)이 남아있는 상태를 나타낸다. 코발트 실리사이드(CoSi₂)(62) 형성을 위하여 두 차례의 열처리 과정을 필요로 하는데, 도 1e의 코발트 실리사이드(CoSi)(61)는 전면에 코발트막(60)이 형성된 반도체 기판을 1차 RTP(rapid thermal process)처리하여 생성된다. 1차 RTP 는 400℃ 내지 500 ℃ 에서 진행하며, 이에 의하여 샐리사이드 방지막(50)이 제거된 NMOS 영역(11)에서 게이트(30)와 소오스·드레인(40)의 실리콘이 코발트와 실리사이드화 반응을 함으로써 코발트 실리사이드(CoSi)(61)를 생성한다. 이후 샐리사이드 방지막(50)이나 소자분리 영역(20) 또는 게이트 스페이서(32) 위에서와 같이 코발트 실리사이드(CoSi)(61)가 생성되지 않은 부분의 코발트를 습식각에 의해 제거한다.

도 1f를 참조하면, NMOS 영역(11)에 코발트 실리사이드(CoSi)(61)가 형성된 반도체 기판의 전면에 2차 샐리사이드 방지막(70)을 형성한다. 2차 샐리사이드 방지막(70)은 이후 콘택 공정에서 식각방지막으로도 작용하게 되며 실리콘 질화막인 것이 바람직하다. 2차 샐리사이드 방지막(70) 형성 후에 코발트 실리사이드(CoSi₂)(62)의 형성을 위한 2차 RTP 처리를 한다. 2차 RTP는 800℃ 내지 900℃에서 진행하며, 이에 의하여 CoSi막(61)이 CoSi막(61)보다 더 안정적이며 낮은 저항을 가지는 CoSi₂막(62)으로 상전이된다.

도 1g는 PMOS 영역(12)의 2차 샐리사이드 방지막(70)을 사진 식각 공정에 의하여 제거하여 NMOS 영역(11)에만 샐리사이드 방지막(70)을 남기고 PMOS 영역(12)의 게이트(30)와 소오스·드레인(40)을 노출시킨 상태를 나타낸다.

도 1h는 NMOS 영역(11)의 코발트 실리사이드(CoSi₂)(62) 위로 2차 샐리사이드 방지막(70)이 형성되어 있고, PMOS 영역(12)은 샐리사이드 방지막(70)이 제거된 반도체 기판의 전면에 니켈막(80)을 형성한 상태를 나타낸다.

도 1i는 NMOS 영역(11)에는 코발트 실리사이드(CoSi₂)(62)가 PMOS 영역(12)에는 니켈 실리사이드(NiSi)(81)가 형성된 상태를 도시한 것이다. 각각의 샐리사이드 막질은 1Å 내지 500Å 두께로 형성한다. 도 1i와 같은 상태를 얻기 위하여 상기 니켈막(80)이 형성된 반도체 기판을 RTP 처리한다. 이에 의해 샐리사이드 방지막(70)이 제거된 PMOS 영역(12)에서 게이트(30)와 소오스·드레인(40)의 실리콘이 니켈(80)과 실리사이드화 반응을 함으로써 니켈 실리사이드(NiSi)(81)를 생성한다.

이후 니켈 실리사이드(NiSi) (81)가 생성되지 않은 부분의 니켈을 습식각에 의해 제거한다.

도 1j는 NMOS 영역(11)에 코발트 실리사이드(CoSi₂)(62)가 PMOS 영역(12)에 니켈 실리사이드(NiSi)(81)가 형성된 반도체 기판에 이후 콘택 공정을 위한 절연막을 형성하기 전에 식각방지막(90)을 형성한 상태를 도시한 것이다. 식각방지막(90)은 실리콘 질화막인 것이 바람직하며 5Å 내지 2000Å 두께로 형성한다. 이후 통상의 반도체 공정과 같이 메탈 콘택 형성 후 배선공정을 진행한다.

본 발명에 의하면 PMOS 영역에 니켈 샐리사이드 공정을 진행하여 면저항값을 줄이고 얕은 접합 형성시 파생되는 누설 전류를 최소화함으로써 PMOS 소자의 동작 특성을 향상시키고, NMOS 영역에 코발트 샐리사이드 공정을 진행하여 니켈 샐리사이드 공정 진행시 문제되는 NMOS 소자의 동작 특성의 열화를 방지할 수 있다.

도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 샐리사이드 제조 단계를 나타낸 공정 단면도들이다.

(도면의 주요부분에 대한 부호의 설명)

11: NMOS 영역 12: PMOS 영역

20: 소자분리 영역 30: 게이트

31: 폴리실리콘 패턴 32: 스페이서

41,42: 소오스·드레인 50: 1차 샐리사이드 방지막

60: 코발트막 61: 코발트 실리사이드(CoSi)

62: 코발트 실리사이드(CoSi₂) 70: 2차 샐리사이드 방지막

80: 니켈막 81: 니켈 실리사이드

90: 식각 방지막

Claims (3)

1. (a) 반도체 기판의 액티브 영역 상에 제 1 MOS 영역과 상기 제 1 MOS 영역과 반대되는 도전형을 갖는 제 2 MOS 영역을 형성하는 단계;

   (b) 상기 제 1 MOS 영역과 제 2 MOS 영역에 게이트 및 소오스·드레인을 형성하는 단계;

   (c) 상기 제 1 MOS 영역을 노출시키는 제 1 샐리사이드 방지막을 형성하는 단계;

   (d) 상기 제 1 MOS 영역이 노출된 반도체 기판 전면에 제 1 금속막을 증착하고 열처리하여 상기 제 1 MOS 영역의 게이트와 소오스·드레인에 제 1 금속 샐리사이드를 형성하는 단계;

   (e) 상기 제 2 MOS 영역을 노출시키는 제 2 샐리사이드 방지막을 형성하는 단계;및

   (f) 상기 제 2 MOS 영역이 노출된 반도체 기판 전면에 제 2 금속막을 증착하고 열처리하여 상기 제 2 MOS 영역의 게이트와 소오스·드레인에 제 2 금속 샐리사이드를 형성하는 단계를 포함하는 반도체 소자의 샐리사이드 제조 방법.
2. 제 1항에 있어서, 상기 제 1 MOS 는 NMOS 이고 상기 제 2 MOS 는 PMOS 이고, 상기 제 1 금속막은 코발트이고, 상기 제 2 금속막은 니켈인 것을 특징으로 하는 반도체 소자의 샐리사이드 제조 방법.
3. 제 2항에 있어서, 상기 (d) 단계는 상기 PMOS 영역에 1차 샐리사이드 방지막이 형성된 반도체 기판에 상기 코발트막을 형성하고 1차 열처리하여 코발트 실리사이드(CoSi)를 형성하는 단계, 및 자기정렬에 의하여 상기 1차 열처리에 의하여 코발트 실리사이드(CoSi)화하지 않은 코발트막을 제거하는 단계를 포함하고,

   상기 (e) 단계는 상기 NMOS 영역에 상기 코발트 실리사이드(CoSi)가 형성된 반도체 기판의 NMOS 영역에 2차 샐리사이드 방지막을 형성하는 단계이고,

   상기 (e) 단계 후에 상기 2차 샐리사이드 방지막이 형성된 반도체 기판을 2차 열처리하여 NMOS 영역에 코발트 실리사이드(CoSi₂)를 완성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 샐리사이드 제조 방법.