KR20050075340A - 내 균열성 상호 접속 모듈 - Google Patents

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로빈 이. 고렐
마크 에프. 실베스터
도널드 알. 뱅크스
마이클 디. 홀콤브
윌리암 브이. 발라드
고우이찌 히로사와
사다노부 사또우
데루히꼬 기무라
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쓰리엠 이노베이티브 프로퍼티즈 컴파니
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

적층된 플립-칩 상호 접속 패키지는 칩과 보드 상의 대응 패드들에 접착하기 위한 콘택트 패드들을 규정하는 칩 접착 표면 및 보드 접착 표면을 갖는 기판을 포함하고, 여기서, 기판 보드 표면은 적어도 하나의 칩 코너들 근처의 칩 접착 표면 영역을 덮는 적어도 하나의 솔리드 플레인을 포함한다. 하나의 실시예에 있어서, 솔리드 플레인은 땜납 마스크 또는 커버레이 재료에 의해 선택적으로 덮인 유전성 재료를 포함한다. 대안적인 실시예에 있어서, 솔리드 플레인은 땜납 마스크 또는 커버레이 재료에 의해 선택적으로 덮인 금속을 포함한다.

Description

내 균열성 상호 접속 모듈{CRACK RESISTANT INTERCONNECT MODULE}
본 발명은 집적 회로 칩과 함께 사용하기 위한 상호 접속 모듈에 관한 것이다.
다층 상호 접속 모듈은 집적 회로 칩을 기계적으로 지원하고 그 칩을 인쇄 배선 기판(printed wiring board)에 전기적으로 부착하기 위해 반도체 산업에서 널리 사용되고 있다. 상호 접속 모듈은 단일 칩 혹은 다수의 칩을 지원하도록 구성될 수 있고, 통상적으로 지정 SCM(single chip module) 혹은 MCM(multi-chip module)에 의해 식별된다.
상호 접속 모듈은 인쇄 배선 기판에 수용된 신호선, 전력선, 및 그 외의 컴포넌트들에 집적 회로 칩을 전기적으로 결합하는 역할을 하는 상호 접속을 제공한다. 특히, 상호 접속 모듈은 조밀하게 패킹된 칩의 I/O(inputs and outputs)을 인쇄 배선 기판상의 대응 I/O에 재분배하는 상호 접속을 제공한다. 전기적 상호 접속에 더해, 상호 접속 모듈은 통상적으로 인쇄 배선 기판에 칩을 기계적으로 결합하는 역할을 하고, 열 소실 및 환경 보호와 같은 그 외의 기능을 수행할 수도 있다.
낮은 열팽창 계수(CTE)(실리콘에 대해 ~2.6ppm/℃)를 갖는 집적 회로(IC)를, 상대적으로 얇고(<0.75mm) 이로 인해 유연하며 상승한 온도에서 상대적으로 높은 CTE(>15ppm/℃)를 갖는 패키지 기판에 접착시킨 후, 그 기판을 저온으로 냉각하면 패키지에서 상당한 진성 인장 응력 및 변형력을 키운다. 이들 중 일부는 두 개의 컴포넌트들의 접착으로부터 직접적으로 발생한다. 그러한 패키지에서, 특정한 영역에서의 응력 및 변형력은 유전성 및/또는 도전성 재료의 기판에서 균열(cracks)을 야기하는 레벨까지 높아질 수 있다. 이는, 틈(fracture)을 통한 1회 저온 노출 이후 또는 피로(fatigue)에 의한 반복적인 노출 이후에 발생할 수 있다.
이 상황을 개선하기 위해, 본 발명에 따른 상호 접속 모듈은 일체 구조(unitary structure)를 형성하기 위해 함께 교대로 적층되는(laminated) 복수의 유전체층과 금속층을 포함한다. 적층된 상호 접속 구조는 다수의 비어(vias), 및 칩과 인쇄 배선 기판과 상호 접속 모듈 내의 다양한 층들 사이에 도전성 상호 접속 경로를 제공하는 패터닝된 신호층을 포함할 수 있다. 상호 접속 모듈은, 땜납 볼(solder balls)을 통해, 칩 및 보드 상의 대응 패드들 각각에 접착하기 위한 콘택트 패드들을 규정하는 칩 접착 및 보드 접착 표면을 포함한다. 칩 및 PWB와의 신뢰할만한 상호 접속을 촉진하는 열 팽창 계수(CTE)를 제시하기 위해, 다양한 층들이 선택된다.
도 1은 통상의 조립된 상호 접속 모듈의 개략적 단면도.
도 2a 및 2b는 상호 접속 모듈 상의 균열 형성 영역의 개략도; 도 2b는 도 2a에 도시된 영역의 분해 조립도.
도 3은 7층 금속층 상호 접속 기판의 개략적인 단면도.
도 4는 7층 금속층 상호 접속 기판의 개략적인 단면도.
도 5a 및 5b는 냉각시 상호 접속 모듈의 변형 반응(deformation behavior)을 도시하는 개략적인 단면도.
도 6은 온도 함수로서의 MICROLAM 유전성 재료의 틈 내구성(fracture toughness)을 도시하는 그래프.
도 7은 상호 접속 기판에 사용된 MICROLAM 유전성 재료의 피로 반응(fatigue behavior)을 도시하는 그래프.
도 8은 상호 접속 기판의 상세한 유한 요소 모델 기하학(detailed finite element model geometry)에 대한 도면.
도 9는 접착 패드 주위에서 상호 접속 기판의 BGA측 유전체층에 있어서 최대 주요 변형력(maximum principal strain)의 상세한 유한 요소 모델 기하학에 대한 도면.
도 10은 BGA 접착 패드 주위의 응력 집중 프로파일을 도시하는 그래프.
도 11a ~ 11c는 상대적으로 바람직한 크기 및 형상의 완전한 다이 코너 면 위에서 다이-보강재 갭(die-stiffener gap)의 크기의 영향에 대한 유한 요소 모델에 대한 도면.
도 12는 다이의 코너에 관하여 완전한 다이 코너 면의 바람직한 크기 및 위치를 결정하는 다이 코너 면 설계 규칙을 도시하는 도면.
도 13a 및 13b는 칩 접착 표면의 패터닝되지 않은 구역의 형태로, 다이 코너에서 솔리드 플레인을 도시하는 도면.
본원은 균열을 진전시키는 성향이 감소하거나 존재하지 않는 플립-칩 집적 회로(IC)를 제공한다. 본원의 플립-칩 패키지는, 집적 칩(IC, "다이(die)"로도 불림)의 네 개의 코너 중 적어도 하나 혹은 "다이 섀도우(die shadow)" 주위의 영역들을 둘러싸는 패키지 기판의 BGA(Ball Grid Array)측 상에 적어도 하나의 솔리드 플레인(solid plane)을 포함한다. 이 면(the plane)으로 덮인 영역의 크기 및 형상은 패키지의 다른 설계 특징들에 기초하여 달라진다. 이러한 면들은 땜납 마스크(soldermask)를 사용하여 면 상에 BGA 패드를 규정함으로써 전력 또는 접지 접속들로서 사용될 수 있다. 본원의 중요한 양상은, 다이 코너 근처의 영역에 있는 BGA측 표면상에 기하학적 단절(geometric discontinuity)이 없는 구역을 제공하는 것이다.
본 발명의 적어도 하나의 실시예에 있어서, 적층된 플립-칩 상호 접속 패키지는 칩과 보드 상의 대응 패드들에 대한 부착을 위한 콘택트 패드들을 규정하는 칩 접착 표면 및 보드 접착 표면을 갖는 기판을 포함하는데, 여기서 기판 보드 표면은 칩 코너들 근처의 칩 접착 표면 영역을 덮는 적어도 하나의 솔리드 플레인을 포함한다. 솔리드 플레인은 땜납 마스크 또는 커버레이 재료(coverlay material)에 의해 선택적으로 덮인 유전성 재료를 포함한다.
본 발명의 적어도 하나의 실시예에 있어서, 플립-칩 패키지는 적어도 하나의 솔리드 플레인을 포함하는데, 여기서 칩 코너들 근처의 영역은 땜납 마스크 또는 커버레이 재료에 의해 선택적으로 덮인 금속의 솔리드 플레인으로 이루어져 있다.
본 발명의 또 다른 실시예에 있어서, 솔리드 플레인은 BGA 패드를 규정하는 개구부를 갖는 땜납 마스크 재료에 의해 덮인 금속의 솔리드 플레인을 포함한다.
본원의 플립-칩 IC 패키지의 그 외의 특징들도 많다. 그러나 패키지는 상대적으로 얇고 유연하게 남아있는 것이 바람직하다.
다음 용어는 여기 사용된 것과 같은 의미가 있다:
1. 여기서 사용되는 "도전성(conductive)"이라는 용어는 전기적으로 도전성이 있다는 것을 의미한다.
2. "기하학적 단절(geometric discontinuity)"이라는 용어는 콘택트 패드 혹은 개구부와 같이 재료의 연속적인 구역을 차단하는 특징을 의미한다.
3. 여기서 사용된 "상호 접속 기판(interconnect substrate)"이라는 용어는 "패키지 기판(package substrate)", "유연한 패키지 기판(flexible package substrate)", "단단한 패키지 기판(rigid package substrate)" 등과 등가물이다.
4. "솔리드 플레인(solid plane)"이라는 용어는 기하학적 단절이 없는 단일 재료의 구역을 의미한다.
도 1에 도시되는 바와 같이, 상호 접속 모듈(100)은 교대로 함께 적층되는 일련의 유전체막 및 금속막을 포함하여 일체 상호 접속 기판(unitary interconnect substrate; 110)(단일 재료로 도시됨)을 형성한다. 적층된 상호 접속 기판(110)은 상호 접속 모듈 내의 칩(120), 인쇄 배선 기판(130), 및 다양한 층들 사이에 도전성 상호 접속 경로를 제공하는 다수의 비어 및 패터닝된 신호층(도시되지 않음)을 포함할 수 있다. 도 3 및 도 4는 적층된 상호 접속 기판에 대한 세부적인 개략도이다. 상호 접속 모듈은 땜납 볼(128, 138)을 통해, 칩 및 보드 상의 대응 패드들 각각에 접착하기 위한 콘택트 패드들을 규정하는 칩 접착 표면(125) 및 보드 접착 표면(135)을 포함하여, 칩과 상호 접속 기판 사이 및 상호 접속 기판과 인쇄 배선 기판(PWB) 사이의 전기적 접속 및 기계적 접속을 제공한다. 칩 및 PWB와의 신뢰할만한 상호 접속을 촉진하는 열팽창 계수(CTE)를 갖기 위해, 여러 층들이 선택된다. 상호 접속 모듈은 칩 접착 표면(125) 상에서 접착제(145)에 의해 상호 접속 기판(110)에 접착되는 보강 부재(stiffening member; 140)도 포함할 수 있으므로, 칩은 보강 부재 내의 중심에 위치한다. 언더필 접착제(unterfill adhesive; 170)는 상호 접속 기판(110)의 칩 접착 표면(125)과 칩의 하측 사이에 위치하므로, 칩 부착 땜납 볼(128)을 감싼다(encapsulating). 결국, 리드 조립체(lid assembly; 150)는 추가적인 접착제 층(155)에 의해 보강 부재의 상측에 접착될 수 있다. 열적 도전성 접착제 또는 탄성 중합체(elastomer; 160) 재료는 칩(120)의 상면과 리드 조립체(150) 사이에 개재되어, 동작 동안 칩에 의해 발생하는 열을 소산시키는 것을 돕는다.
낮은 열팽창 계수(CTE)(실리콘에 대해 ~2.6ppm/℃)를 갖는 집적 회로(IC)를, 상대적으로 얇고(<0.75mm) 이로 인해 유연하며 상승한 온도에서 상대적으로 높은 CTE(>15ppm/℃)를 갖는 패키지 기판(110)에 접착시킨 후, 저온으로 기판을 냉각하면 패키지에서 상당한 진성 인장 응력 및 변형력이 발생된다. 이들 중 일부는, 두 개의 컴포넌트들의 접착으로부터 직접적으로 발생한다. 나머지는, 이러한 직접적인 진성 응력 또는 변형력에 응하여 패키지 기판이 구부러지는 것을 억제하거나 부분적으로 억제하는 것으로부터 발생한다. 그러한 억제(constraints)는 링 또는 리드 조립체(150)와 같은 패키지에서 보강 부재(140)를 사용하는 경우에 발생할 수 있다.
그러한 패키지 기판에서, 특정한 영역에서의 응력 또는 변형력은 기판을 구성하는 유전성 및/또는 도전성 재료에서 균열을 유도하는 레벨로 상승할 수 있다. 이는, 틈(fracture)을 통한 1회 저온 노출 이후 또는 피로 프로세스(fatigue process)에 의한 반복적인 노출 이후에 발생할 수 있다.
균열은 +125℃와 -40℃ 또는 -55℃ 사이의 열적 사이클링 중에 상호 접속 모듈 부분에서 2개의 영역 내에 형성된 것으로 발견된다. 도 2a 및 2b는 균열이 BGA 상호 접속 모듈(200) 상에 형성되는 위치의 맵을 도시한다. 도 2b는 도 2a에서 회색 원형 영역을 확장한 도면이다. 도면은 소정의 상호 접속 모듈을 위한 기판의 BGA측 상의 땜납 볼 패드(240)의 어레이를 도시한다. 제1 영역은 다이(220)의 에지가 검은 선으로 도시되어 있는 다이 코너들(210)의 바로 외측이고, 일부 극단적인 경우에는 다이의 에지를 따라 아래로 연장되기도 한다. 균열(230)의 출현은 다이의 코너에 근접한 땜납 볼 패드(240)에서 나타난다.
실험적 증거는 종래의 피로 프로세스에 의한 균열 형성을 나타낸다. 균열은, 금속성의 에지로부터, 보다 일반적으로는 금속층(도 3의 350 또는 도 4의 금속층(440))에 인접한 상호 접속 모듈(도 3의 302 및 도 4의 402)의 BGA 표면상의 BGA 패드(도 3의 390 및 도 4의 490)로부터 시작하는 것으로 발견된다. 이들은 인접한 금속 및 유전체층(도 3의 345, 365, 366 및 도 4의 435, 463, 464)으로 전파할 수 있다. 예를 들어, 성장하는 유전성 균열이 면 층에 앞서 금속층 상의 신호 트레이스와 마주친다면, 트레이스는 균열하여 전기적 개구부를 형성할 수 있다. 균열은 종종 그들이 도 3에서의 금속 전력면(340) 또는 도 4의 금속 "코어" 면(430)과 같은 솔리드 플레인에 도달할 때까지 전파될 것이다. 이러한 면들은 균열이 쉽게 전파되도록 허용하는 기하학적 단절을 갖지 않기 때문에 "균열 제지기(crack stoppers)"의 역할을 한다. 균열 제지 면을 형성하기 위해 유전성 재료가 사용될 수 있지만, 소정의 유전성 재료에 비해 구리는 본질적으로 높은 내구성을 갖기 때문에 구리와 같은 금속이 종종 선호된다.
도 3은 여기 설명된 본원과 함께 사용될 수 있는 조합 중 하나의 가능한 상호 접속 기판의 일부에 대한 개략도이다. 도 3은 7층 상호 접속 기판(300)을 도시하는 것으로, 이 기판은 일련의 금속층(320(패드 및/또는 면), 325(신호), 330(전력 또는 접지), 335(코어), 340(전력 또는 접지), 345(신호), 및 350(패드 및/또는 면))과 유전체층(361, 362, 363, 364, 365 및 366)을 교대로 적층함으로써 구성된다. 도 3에 도시된 금속 및 유전체층은 코어 금속층(335)에 대해 대칭적으로 배치된다. 즉, 코어층(335)의 일측에 형성된 각 유전체층 또는 금속층은 그 코어층의 반대측에 형성된 동일한 재료의 대응 층을 갖는다.
도 3에 더 도시된 바와 같이, 제1 비어(380)는 금속층(320)으로부터 유전체층(361)을 통해 확장되고, 금속층(325)에서 끝난다. 제2 비어(375)는 금속층(325)에서 시작하고, 유전체층(362, 363, 364 및 365)을 통해 확장되며, 금속층(345)에서 끝난다. 제3 비어(370)는 금속층(345)으로부터 유전체층(366)을 통해 확장되고, 금속층(350)에서 끝난다. 각 비어(370, 375, 380)는 미소전자 제조 기술(microelectronic fabrication art)에 있어서 공지된 증착 기술 중 임의의 것을 사용하여 도전성 재료로 도금된다. 대안적으로, 각 비어(370, 375, 380)는 전기적 도전성 재료로 충전되어 도전성 경로를 규정한다. 당업자는, 임의의 비어 조합이 다이 접착 표면(304) 상의 접착 패드(357)와 BGA 접착 표면(302) 상의 접착 패드(390) 간의 전기적 접속을 제공하기 위해 사용될 수 있고, 블라인드 비어(blind vias), 매립 비어(buried vias) 및 관통 비어(through vias)를 포함한다는 것을 인지할 것이다.
칩 접착 표면(304)과 BGA 접착 표면(302)에 땜납 마스크(310, 315)가 제공될 수 있다. 땜납 마스크들은 통상적으로 충전된 에폭시 재료로 만들어진다. 각 땜납 마스크(310, 315)는 각 비어(370, 375, 380)에 인접한 콘택트 또는 접착 패드를 노출한다. 예를 들어, 땜납 마스크(310)는 콘택트 패드(357)를 노출하는 한편, 땜납 마스크(315)는 콘택트 패드(390)를 노출한다. 칩과 연관된 땜납 볼(355)은 콘택트 패드(357) 위에 정렬되고 가열되며 리플로우되어, 콘택트 패드와 칩 간의 전기적 및 기계적 접착을 형성한다. 마찬가지로, 보드와 연관된 땜납 볼(도시되지 않음)은 콘택트 패드(390) 위에 정렬되고 가열되며 리플로우되어 콘택트 패드와 PWB 간의 전기적 및 기계적 접착을 형성한다.
유전체층(361, 362, 363, 364, 365 및 366)은 폴리이미드들(polyimides)과 폴리이미드 적층체들(polyimide laminates), 에폭시 수지들(epoxy resins), 액정 중합체들(liquid crystal polymers), 유기 재료들(organic materials), 또는 적어도 일부가 폴리테트라플루오르에틸렌(polytetrafluoroethylene)으로 이루어진 유전성 재료들(dielectric materials)과 같은 고온 유기 유전성 기판 재료들의 적층체들로, 충전제(filler)와 함께 혹은 충전제없이, 형성될 수 있다. 일 실시예에서, 유전체층(361, 362, 363, 364, 365, 366)은 PTFE(polytetrafluoroethylene)와 같은 유기 재료로 이루어지고, 보다 구체적으로는, 시안산 에스테르 및 에폭시(cyanate ester and epoxy)를 함유하는 확장된 PTFE 또는 "ePTFE"로 이루어진다. PTFE 재료는, 특히, 혼합된 시안산 에스테르 접착제 및 무기 충전제를 포함하는 확장된 폴리테트라플르오르에틸렌 매트릭스일 수 있다.
금속층(320, 325, 330, 335, 340, 345, 350)은 구리로 형성될 수 있다. 알루미늄, 금, 또는 은과 같은 그 외의 적합한 금속들도 사용될 수 있다. 이러한 예에 있어서, 금속층들(320, 325, 330, 340, 345 및 350)은 각각 대략 5 ~ 14 미크론 범위 내의 두께를 가질 수 있다. 하나의 예에 있어서, 각 금속층(320, 325, 330, 340, 345 및 350)의 두께는 대략 12 미크론이다. 코어 금속층(335)은 약 5 ~ 50 미크론 범위 내의 두께를 가질 수 있다. 유전체층(361, 362, 363, 364, 364 및 366)은 각각 대략 20 ~ 70 미크론 범위 내의 두께를 가질 수 있다. 하나의 예에서, 각 유전체층(361, 362, 363, 364, 365 및 366)의 두께는 대략 36 미크론이다.
상호 접속 기판(300)의 여러 층들은 열 및 압력을 사용하여 함께 쌓이고(stacked) 적층(laminated)될 수 있다. 예를 들어, 모든 층들은 동시에 스택으로 적층될 수 있다. 대안적으로, 층들은 금속 코어층(335) 위에 한번에 하나씩 설치될 수 있고, 또는 각 적층 단계에서 하나 혹은 두 개의 추가 층들을 부가하여 점증적으로(incrementally) 설치될 수 있다. 적층 동안, 유전체층(361, 362, 363, 364, 365 및 366)이 용융되고 흘러, 일체식 벌크 유전성 재료(monolithic bulk dielectric material; 360)를 제공한다.
상호 접속 기판(300)의 적층에 이어, 관통 비어들이 형성될 수 있다. 특히, 비어들은 예를 들어, U.S. 특허 제6,021,564호에 설명된 바와 같이 드릴 혹은 레이저 절삭 프로세스(drilling or laser ablation processes)에 의해 형성될 수 있다. 적층에 이어, 상호 접속 기판(300)에 땜납 마스크(310 및 315)가 추가된다. 그 다음, 칩(355) 및 PWB(도시되지 않음) 각각으로부터의 땜납 볼들을 수용하기 위한, 콘택트 패드들(357, 390)을 규정하도록 땜납 마스크(310 및 315)가 패터닝된다.
도 4는 여기 설명된 본원과 함께 사용될 수 있는 조합 중 하나의 가능한 상호 접속 기판의 일부에 대한 개략도이다. 도 4는 일련의 금속층(420, 425, 430(코어), 435, 440) 및 유전체층(461, 462, 463, 464)을 교대로 적층하여 이루어진 5층 상호 접속 기판(400)을 도시한다. 도 4에 도시된 금속층과 유전체층은 코어층(430)에 대하여 대칭적으로 배치된다. 즉, 코어 층(430)의 일측에 형성된 각 유전체층 혹은 금속층은 코어층의 반대측에 형성된 동일한 재료의 대응 층을 갖는다.
도 4에 더 도시된 바와 같이, 제1 비어(480)는 금속층(420)으로부터 유전체층(461)을 통해 확장되고 금속층(425)에서 끝난다. 제2 비어(475)는 금속층(425)에서 시작하여 유전체층(462, 463)을 통해 확장되고 금속층(435)에서 끝난다. 제3 비어(470)는 금속층(435)으로부터 유전체층(464)을 통해 확장되고 금속층(440)에서 끝난다. 각 비어(470, 475, 480)는 미소전자 제조 기술에 있어서 공지된 증착 기술 중 임의의 것을 사용하여 도전성 재료로 도금된다. 대안적으로, 각 비어(470, 475, 480)는 전기적으로 도전성인 재료로 충전되어 도전성 경로를 규정한다. 당업자는, 임의의 비어 조합이 다이 접착 표면(404) 상의 접착 패드(457)와 BGA 접착 표면(402) 상의 접착 패드(490) 간의 전기적 접속을 제공하기 위해 사용될 수 있고, 블라인드 비어, 매립 비어 및 관통 비어를 포함한다는 것을 인지할 것이다.
칩 접착 표면(404)과 BGA 접착 표면(402)에 땜납 마스크(410, 415)가 제공될 수 있다. 각 땜납 마스크(410, 415)는 각 비어(470, 480)에 인접한 콘택트 또는 접착 패드를 노출한다. 예를 들어, 땜납 마스크(410)는 콘택트 패드(457)를 노출하는 한편, 땜납 마스크(415)는 콘택트 패드(490)를 노출한다. 칩과 연관된 땜납 볼(455)은 콘택트 패드(457) 위에 정렬되고 가열되며 리플로우되어, 콘택트 패드와 칩 간의 전기적 및 기계적 접착을 형성한다. 마찬가지로, 보드와 연관된 땜납 볼(도시되지 않음)은 콘택트 패드(490) 위에 정렬되고 가열되며 리플로우되어 콘택트 패드와 PWB 간의 전기적 및 기계적 접착을 형성한다.
유전체층(461, 462, 463, 464)은 폴리이미드들(polyimides)과 폴리이미드 적층체들(polyimide laminates), 에폭시 수지들(epoxy resins), 액정 중합체들(liquid crystal polymers), 유기 재료들(organic materials), 또는 적어도 일부가 폴리테트라플루오르에틸렌(polytetrafluoroethylene)으로 이루어진 유전성 재료들(dielectric materials)과 같은 고온 유기 유전성 기판 재료들의 적층체들로, 충전제(filler)와 함께 혹은 충전제없이, 형성될 수 있다. 일 실시예에서, 유전체층(461, 462, 463, 464)은 PTFE(polytetrafluoroethylene)와 같은 유기 재료로 이루어지고, 보다 구체적으로는, 시안산 에스테르 및 에폭시(cyanate ester and epoxy)를 함유하는 확장된 PTFE 또는 "ePTFE"로 이루어진다. PTFE 재료는, 특히, 혼합된 시안산 에스테르 에폭시 접착제(mixed cyanate ester-epoxy adhesive) 및 무기 충전제(inorganic filler)를 포함하는 확장된 폴리테트라플르오르에틸렌 매트릭스일 수 있다.
금속층(420, 425, 430, 435, 440)은 구리로 형성될 수 있다. 알루미늄, 금, 또는 은과 같은 그 외의 적합한 금속들도 사용될 수 있다. 이러한 예에 있어서, 금속층들(420, 425, 435, 440)은 각각 대략 5 ~ 14 미크론 범위 내의 두께를 가질 수 있다. 하나의 예에 있어서, 각 금속층(420, 425, 435, 440)의 두께는 대략 12 미크론이다. 코어 금속층(430)은 약 5 ~ 50 미크론 범위 내의 두께를 가질 수 있다. 유전체층(461, 462, 463, 464)은 각각 대략 20 ~ 70 미크론 범위 내의 두께를 가질 수 있다. 하나의 예에서, 각 유전체층(461, 462, 463, 464)의 두께는 대략 36 미크론이다.
상호 접속 기판(400)의 여러 층들은 열 및 압력을 사용하여 함께 쌓이고(stacked) 적층(laminated)될 수 있다. 예를 들어, 모든 층들은 스택 내의 또 다른 것과 동시에 적층될 수 있다. 대안적으로, 층들은 금속 코어층(430) 위에 한번에 하나씩 설치될 수 있고, 또는 각 적층 단계에서 하나 혹은 두 개의 추가 층들을 부가하여 점증적으로 설치될 수 있다. 적층 동안, 유전체층(461, 462, 463, 464)이 용융되고 흘러, 일체식 벌크 유전성 재료(monolithic bulk dielectric material; 460)를 제공한다.
상호 접속 기판(400)의 적층에 이어, 관통 비어들이 형성될 수 있다. 특히, 비어들은 예를 들어, U.S. 특허 제6,021,564호에 설명된 바와 같이 드릴 혹은 레이저 절삭 프로세스(drilling or laser ablation processes)에 의해 형성될 수 있다. 적층에 이어, 상호 접속 기판(400)에 땜납 마스크(410 및 415)가 추가된다. 그 다음, 칩(455) 및 PWB(도시되지 않음) 각각으로부터의 땜납 볼들을 수용하기 위한, 콘택트 패드들(457, 490)을 규정하도록 땜납 마스크(410 및 415)가 패터닝된다.
상호 접속 기판(300 혹은 400)은 "플립-칩" 집적 회로를 수락할 수 있다. 플립-칩을 탑재하는 단계는, 다이(즉, 칩) 상에 땜납 볼을 위치시키는 단계와, 칩을 플립오버하는 단계와, 그 칩을 상호 접속 기판(300, 400)과 같은 기판상의 콘택트 패드와 정렬하는 단계와, 칩과 기판 사이에 접착을 수립하기 위해 땜납 볼을 노(furnace)에 리플로우하는 단계를 수반한다. 이러한 방식으로, 이 콘택트 패드들은, 배선 접착 및 TAB(tape-automated bonding) 기술과 같이 주변(periphery)에 국한되기보다 전체 칩 표면에 걸쳐 배포된다. 그 결과, 이용가능한 I/O 및 전력/접지 단말의 최대수가 증가할 수 있고, 신호 및 전력/접지 상호 접속은 칩 상에서 보다 효과적으로 라우트될 수 있다.
당업자는 상기 실시예들에서 나타난 유형의 상호 접속 기판들이 내장형 캐패시터층, 금속층, 유전체층 등을 포함하는 추가 층을 포함할 수 있다는 것을 인식해야 한다. 또한, 최종 상호 접속 모듈의 요구 사항들에 의존하는 소수의 유전체층 및 금속층을 갖는 상호 접속 기판을 만들 수도 있다.
다이 코너 균열들은 보강재 링 및/또는 리드에 의해 부과된 기계적 제약으로부터 주로 형성된다. 도 5a에 도시된 바와 같이, 예컨대, 조립 공정(assembly process) 동안 여러 접착제 재료를 교질화하고(gel) 구부리는데 사용되는 온도에 가깝게 상승한 온도에서, 조립된 모듈(500a)은 주로 응력이 없는 상태에 있다. 그러나 도 5b에 도시된 바와 같이, 보다 낮은 온도에서 냉각되는 경우에, 다이(510b)와 조립된 모듈(500b)의 그 외의 컴포넌트들 사이, 특히, 다이와 상호 접속 기판(520b) 사이에서 CTE 내의 불균형(mismatch)은 패키지가 아래쪽으로 오목한 형상이 되도록 한다. 그러나 보강재 링(530)은 이러한 현상이 일어나는 것을 막고, 대신 평평한 형상을 덮는 기판의 영역을 유지한다. 다이 아래 영역의 아래쪽으로 오목한 프로파일과 보강재 링 아래에서 충분히 평평한 프로파일 간의 전이(transition)는 도 5b에 개략적으로 도시된 바와 같이 다이와 보강재 사이의 갭을 야기한다. 단거리에 걸친 형상에 있어서의 이러한 변화 결과, 기판의 BGA측(540) 상에서 장력 휨 변형력(tensile bending strains)이 발생한다. 이는, 특히 x 및 y 방향 모두에서 동시에 만곡이 존재하는 경우에, 다이 코너(550) 근처 영역에서 더 그렇다.
형상이 보다 갑작스럽게 변경되면, 다이 코너와 다이(510)와 보강재 링(530) 사이의 갭(560)에서 보다 큰 변형력이 존재할 것이다. 반대로, 형상에 있어서의 변화가 보다 서서히 발생하도록 실시될 수 있다면, 변형력은 감소할 것이다. 따라서, 문제를 경감하기 위해 취득될 수 있는 하나의 조치는 다이와 보강재 링 사이의 공간을 증가시키는 것이다. 다이와 보강재 링 사이의 공간이 클수록, 임계 변형력은 더 작다. 임계 변형력이 보다 작으면 솔리드 플레인의 구역을 더 적게 사용해도 된다.
예를 들어, DE, Newark, W.L. Gore and Assoc.로부터 상표명 MICROLAM 하에 이용가능한, 확장된 폴리테트라플루오르에틸렌 유전성 재료를 사용하는 기판의 경우에, MICROLAM 유전체의 기계적 속성은 이러한 결정적 변형력을 계산하기 위해 고려되어야 한다. 우선, MICROLAM의 굴곡 파괴 변형력(flexural breaking strain)은 0.47%±0.15%로서 측정된다. 다음으로, MICROLMA의 파괴 인성(fracture toughness)이 측정되고, 도 6에서 온도 함수로서 도시된다. 끝으로, 재료의 피로 속성(fatigue properties)이 측정되고 도 7에서 도시된다.
데이터는 응력 세기(stress intensity)에 대한 지수 법칙(power law) 의존성을 도시한다.
여기서, Nf는 라이프 사이클(cycles to failure), KI는 응력 세기 계수(stress intensity factor), KIC는 임계 응력 세기 또는 파괴 인성이다.
전자 공학 산업에 대한 전통적인 라이프 사이클(cycles-to-failure)은 10000 사이클이다. 도 7로부터, 이는 KI/KIC 비를 대략 0.7로 유도한다. KI∝σI∝εI(등방성, 균질 재료에 대해)를 구현한다면, 로컬 변형력은 피로 변형력의 0.7 이하 또는 0.33%로 유지되어야 한다.
도 8은 7층 금속층 패키지 기판의 9㎜×9㎜ 섹션의 상세한 유한 요소 모델(finite element model)을 도시한다. 도 9는, 도 8의 모델이 균일한 2축성 변형력(uniform biaxial strain)을 받는 경우에, 단일 BGA 주위의 BGA측 유전체에서의 응력을 도시한다. 흰색 링(1010)으로 표시된 바와 같이 BGA 패드(1000)의 에지 바로 주변에 큰 변형력 영역이 존재한다. 도 10은 이러한 큰 변형력 영역의 국지화 정도를 도시한다. 큰 응력 또는 변형력 영역은 단지 대략적으로 폭이 75㎛이고 깊이가 25㎛이다. 이 영역 내의 큰 응력 또는 변형력의 크기는 공칭의 응력 또는 변형력에 대략 두 배이다.
다이 코너 영역 내에서 MICROLAM 유전성 재료 내의 균열은 0.17% 이하로 공칭 변형력을 유지함으로써 없앨 수 있다는 것이 공지되었듯이, 다이 코너 균열에 대한 가능한 해결책은 공식화될 수 있다. 그러나 BGA 패드 혹은 그 외의 기하학적 단절에 의해 야기된 변형력 집중화가 나타나지 않는다면, 공칭 응력은 열적 사이클 동안 균열을 형성하지 않고 0.34%만큼 높게도 허용될 수 있다.
본 발명에 따르면, 다이 코너 근처의 영역 내의 BGA 접착 표면상에 기하학적 단절이 없는 구역이 제공된다. 이는, 하나 이상의 다이 코너 근처의 BGA 접착 표면 영역이 유전성 재료, 부가적으로는, 땜납 마스크 혹은 커버레이 재료의 완전한 층으로 덮인 유전성 재료의 솔리드 플레인으로 구성되는 실시예에 의해 달성될 수 있다.
또 다른 실시예에서, 하나 이상의 다이 코너 근처 영역은 금속, 부가적으로는, 땜납 마스크 혹은 커버레이 재료의 완전한 층으로 덮인 금속의 솔리드 플레인으로 구성될 수 있다.
또 다른 실시예에서, 하나 이상의 다이 코너 근처 영역은 금속, 즉, 규정된 BGA 패드를 형성하는 개구부들을 구비하는 땜납 마스크 재료로 덮인 금속의 솔리드 플레인으로 구성될 수 있다. 이러한 실시예는 다이 코너 근처의 솔리드 플레인 구역의 이득을 제공하는 한편, 그 구역이 전과 마찬가지로 기능을 다하도록 허용한다. 대부분의 유전성 재료에 비해 대부분의 금속 재료의 높은 내구력 및 연성때문에, 유전성 면보다는 금속면의 사용이 보다 바람직하다. 첫 번째로, PWB로 기계적 상호 접속을 형성하기 위해 패드 위치의 일부의 사용을 허용하기 때문에, 피복 땜납 마스크에 개구부들을 갖는 금속면의 사용이 바람직하다(보다 높은 보강 및 지지를 위해). 두 번째로, 금속면에 접합된 이러한 패드 위치들이 사용되는 것을 허용하여, 전력 혹은 접지로의 전기적 접속을 이루게 되고, 따라서, 가치있는 I/O 접속들의 완전한 손실을 피할 수 있다. 다음으로, 이는, 패키지의 치수가 증대되는 것을 막도록 돕기 때문에, 결과적으로 제조자 및 사용자 모두에 대해 비용 증가를 피할 수 있게 된다.
솔리드 플레인의 측면 치수는 다이 크기와 두께, 기판 두께, 유전성 재료 속성들, 보강재 두께와 재료, 다이-보강재 갭, 리드 두께와 재료, 및 언더필 속성(계수, 유리 전이 온도, 겔 온도, 등) 등과 같은 요인들에 의존한다.
유한 요소 모델은 솔리드 플레인의 적절한 크기를 결정하는데 사용될 수 있다. 도 11은 수 개의 다이-보강재 간격들(3㎜(도 11a), 5㎜(도 11b), 및 7㎜(도 11c))을 갖고 18.5㎜ 다이와 1.0㎜ 두께 리드를 포함하는 40㎜ 정사각형 패키지로부터의 결과들을 도시한다. 큰 변형력 영역(1210)은, 변형력이 임계 변형력보다 더 큰 다이 코너(1200) 근처에 존재하여, 여기서 균열이 발생할 것이다. 여기 개시된 본원의 일 양상은, 기하학적 단절로 인해, 조립, 테스팅, 또는 최종 상호 접속 모듈의 사용 중에 균열이 형성되는 솔리드 플레인의 구역을 조절하고 솔리드 플레인의 위치를 정하기 위한 수단들을 허가한다. 솔리드 플레인의 에지 자체가, 임계 변형력을 초과하는 경우에 균열을 개시할 수 있는 단절점들(discontinuities)이기 때문에, 솔리드 플레인의 에지들은 큰 변형력 영역을 넘어 확장되는 것이 바람직하다. 이러한 특정한 분석 결과를 위해, 임계 변형력 레벨은 MICROLAM 유전성 재료에 대한 실험을 위한 틈 변형력(fracture strain)에서 95% 신뢰 구간의 1/3 혹은 0.11% 신뢰 구간과 동일한 값으로 설정되었다.
도 11a ~ 11c에서 도시된 바와 같이, 다이-보강재 갭이 증가함에 따라, 요구된 면의 구역은 상당히 감소한다. 여기 설명된 본원의 일 양상은 일반적인 설계 규칙의 작성을 허가하는데, 이는 각 설계의 완전한 상세 유한 요소 모델에 대한 필요성을 줄임으로써 이러한 IC 패키지의 설계를 간략화할 것이다.
적어도 하나의 실시예에 있어서, 금속 면은 하나 이상의 다이 코너에서 BGA 패드 층 상에 위치된다(예컨대, 도 3에서의 금속층(350), 도 4에서의 금속층(440)). 각 금속면은, 그 크기와 형상이 다음 수학식에 의해 규정되는 타원형 영역에 콘택트하는 BGA 패드 전부를 둘러싼다.
여기서, x 및 y는 ㎜ 단위이다. 요소 a 및 b는 도 12에 도시된 것과 같은 측정치이다. 또한, 도 12에 도시된 바와 같이, 이 타원의 중심은 다이 코너(1210)를 이등분하고, 다이 보강재 링(1250)의 개시 에지(starting edge)로 연장하는 선에 일치하는 타원의 단축을 갖는 대각선을 따라 다이 코너로부터 바깥쪽으로 거리 "d"만큼 떨어져 위치된다. 다이 보강재 링(1250)은 금속 혹은 유전체로 만들어질 수 있다. 소정의 파라미터는 솔리드 플레인 재료가 금속인지 유전체인지 여부에 따라 다를 것이다. 또한, 큰 변형력 영역 역시 솔리드 플레인을 구성하는 재료에 따라 다를 수 있다. 도 12는 하나의 다이 코너 영역에 대한 타원형 영역을 도시한다. 이 타원형 영역의 외측, 즉 패키지의 BGA측 상의 평균 응력 레벨은 정규 열적 사이클링 조건 하에 균열을 개시하거나 전파하기에 충분한 레벨에 도달하지 않는다.
a, b, 및 d의 값은 다음 표에서 도시되는 바와 같이, 다이와 보강재 링(도 12에서 S) 사이의 간격에 따라 달라진다.
다이-보강재 간격(S) a(㎜) b(㎜) d(㎜)
3.0㎜ 2.79 1.07 0.62
4.0㎜ 2.50 0.95 0.57
5.0㎜ 2.25 0.85 0.48
6.0㎜ 1.85 0.73 0.38
7.0㎜ 이상 1.58 0.63 0.38
특정한 응용에 있어서, 다이 코너가 BGA 패드 위치와 일치한다면, 솔리드 플레인은 다이 에지를 지나서 적어도 2개의 BGA 로우(rows)와 다이 아래로 하나의 로우와 동일한 거리만큼 연장되어야 할 것이다.
도 13a는 다이 에지(1320)의 상호 접속에 형성된 다이 코너(1310) 근처의 BGA 패드 층 영역을 덮는 솔리드 플레인에 대한 실시예를 도시한다. 이러한 실시예에 있어서, 솔리드 플레인은 다이 코너에서 그리고 다이 코너 주위의 BGA 패드 층의 패터닝되지 않은 구역(1330)(즉, 땜납 볼(1340)을 갖지 않음)을 제공함으로써 형성된다.
도 13b는 도 13a에 기술된 것과 동일한 또 다른 실시예를 도시한다. 그러나 도 13b에 있어서, 패터닝되지 않은 구역(1330)은 채널(1335)에 의해 BGA 패드 층의 나머지로부터 물리적으로 격리된다. 채널(1335)은 BGA 패드 층으로부터 재료를 제거함으로써 형성될 수 있고, 또한 BGA 패드 층을 형성하는 재료가 증착되는 경우에 채널을 마스크함으로써 형성될 수 있다.
또한, 솔리드 플레인은 하나 이상의 다이 코너에서 그리고 그 주위에서 BGA 패드층(BGA 패드 층이 패터닝되었는지 여부) 상에 패터닝되지 않은 재료의 층을 추가함으로써 형성될 수 있다.
추가된 층은 다이 아래 혹은 다이 코너 접경과 다이 에지의 인접 부분으로 연장될 수 있다. 층은 금속 혹은 유전성 재료일 수 있다.
실례
2개의 패키지, 즉, 상술한 금속면을 포함한 것(패키지 A)과 그렇지 않은 것(패키지 B)이 설계, 제작, 및 조립된다. 균열 감소 특성을 제외하고 그들은 동일하다. 이들 둘 다 10.6㎜×12.0㎜ 다이와 7층 금속층 기판을 사용한다. 상기 둘의 내부 회로 설계는 동일하지만, 패키지 A의 BGA측 금속층 레이아웃은 위에서 설명된 바와 같이 설계된 다이 코너에 금속 면을 사용했지만, 패키지 B는 그렇지 않다. 또한, 패키지 A는 6.6㎜×6.9㎜의 다이-보강재 갭을 부여하는 보다 큰 개구부를 갖는 보강재와 0.5㎜ 두께 리드를 사용한다. 패키지 B는 2.8㎜×3.5㎜ 다이-보강재 갭을 제공하는 개구부를 갖는 보강재와 1.0㎜ 두께 리드를 사용한다. 따라서, 패키지 A는 본원의 4개의 금속면을 사용하는 반면, 패키지 B는 그들 중 어느 것도 사용하지 않는다.
상기 두 패키지의 샘플들은 동일한 조립 레시피를 사용하여 다이와 함께 조립된다. 조립 이후에, 샘플들에 대해 125℃ ~ -55℃로 1500 사이클 동안 열적 사이클링을 실시한다. 열적 사이클링 이후에, 패키지 A는 실험된 35개 샘플의 BGA측 유전체에서 어떠한 균열도 보이지 않았다. 이에 반해, 패키지 B는 35개 샘플 중에서 9개에서 눈에 띄는 다이 코너 균열이 나타났다.
본원의 다양한 실시예가 여기 설명되고 있지만, 이러한 실시예들은 다음 청구항들의 범위 내에 있는 것이다. 예를 들어, 여기 설명된 본원의 실시예들은 다음 U.S 특허에서 설명된 추가적인 구조 혹은 프로세스 중 임의의 것들에 대한 조합에서 사용될 수도 있다 : U.S. 특허 제5,888,630호, U.S. 특허 제6,018,196호, U.S. 특허 제5,983,974호, U.S. 특허 제5,836,063호, U.S. 특허 제5,731,047호, U.S. 특허 제5,841,075호, U.S. 특허 제5,868,950호, U.S. 특허 제5,888,631호, U.S. 특허 제5,900,312호, U.S. 특허 제6,011,697호, U.S. 특허 제6,021,564호, U.S. 특허 제6,103,992호, U.S. 특허 제6,127,250호, U.S. 특허 제6,143,401호, U.S. 특허 제6,183,592호, U.S. 특허 제6,203,891호, U.S. 특허 제6,248,959호.

Claims (8)

  1. 칩과 보드 상의 대응 패드들에 접착하기 위한 콘택트 패드들을 규정하는 칩 접착 표면 및 보드 접착 표면을 갖는 기판을 포함하는 적층형 플립-칩 상호 접속 패키지로서, 상기 기판 보드 접착 표면은 적어도 하나의 칩 코너들 근처의 상기 칩 접착 표면 영역을 덮는 적어도 하나의 솔리드 플레인(solid plane)을 포함하고, 상기 솔리드 플레인은 유전성 재료를 포함하는 적층형 플립-칩 상호 접속 패키지.
  2. 제1항에 있어서, 상기 유전성 재료는 땜납마스크 및 커버레이 재료(coverlay material)로부터 선택된 재료의 층으로 덮인 적층형 플립-칩 상호 접속 패키지.
  3. 제2항에 있어서, 상기 재료의 층은 폴리이미드, 폴리테트라플루오르에틸렌, 및 시안산 에스테르와 에폭시를 함유한 확장된 폴리테트라플루오르에틸렌으로 이루어진 그룹으로부터 선택되는 적층형 플립-칩 상호 접속 패키지.
  4. 칩과 보드 상의 대응 패드들에 접착하기 위한 콘택트 패드들을 규정하는 칩 접착 표면 및 보드 접착 표면을 갖는 기판을 포함하는 적층형 플립-칩 상호 접속 패키지로서, 상기 기판 보드 표면은 상기 칩 코너들 근처의 상기 칩 접착 표면 영역을 덮는 적어도 하나의 솔리드 플레인을 포함하고, 상기 솔리드 플레인은 금속을 포함하는 적층형 플립-칩 상호 접속 패키지.
  5. 제4항에 있어서, 상기 금속은 구리, 은, 금 및 알루미늄으로 이루어진 그룹으로부터 선택된 적층형 플립-칩 상호 접속 패키지.
  6. 제4항에 있어서, 상기 금속은 땜납마스크 및 커버레이 재료로부터 선택된 재료의 층으로 덮인 적층형 플립-칩 상호 접속 패키지.
  7. 제6항에 있어서, 상기 재료의 층은 폴리이미드, 폴리테트라플루오르에틸렌, 및 시안산 에스테르와 에폭시를 함유한 확장된 폴리테트라플루오르에틸렌으로 이루어진 그룹으로부터 선택되는 적층형 플립-칩 상호 접속 패키지.
  8. 제4항에 있어서, 상기 땜납마스크는 볼 그리드 어레이 패드들을 규정하는 복수의 개구부들을 구비하는 적층형 플립-칩 상호 접속 패키지.
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