KR20050071042A - 반도체 소자의 콘택 형성 방법 - Google Patents

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Abstract

하부 도전 영역과 금속막의 접촉 계면의 면적을 크게 함으로써 접촉 저항을 줄일 수 있는 반도체 소자의 콘택 형성 방법은, 반도체 기판에 도전 영역을 형성하는 단계와, 도전 영역을 덮는 하부 절연막을 형성하는 단계와, 하부 절연막이 형성된 반도체 기판을 덮는 평탄화된 상부 절연막을 형성하는 단계와, 상부 및 하부 절연막을 식각하여 반도체 기판의 도전 영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀의 측면으로부터 하부 절연막을 선택적으로 식각하여 콘택홀의 바닥 면적을 넓히는 단계, 그리고 하부 도전 영역과 접촉하는 플러그(plug)를 형성하는 단계로 이루어진다.

Description

반도체 소자의 콘택 형성 방법{Method for forming contact layer of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하부 도전 영역과 플러그(plug) 사이의 접촉 저항을 줄일 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다.
반도체 소자의 제조에 있어서 소오스/드레인 등과 같은 하부 도전 영역과 소오스/드레인 전극과 같은 상부 도전 영역을 접촉시키기 위해서는 소오스/드레인 영역 상에 형성된 절연막을 식각하여 콘택홀을 형성하고 여기에 텅스텐(W)과 같은 금속물질을 매립하여 플러그(plug)를 형성하여야 한다.
도 1 및 도 2는 종래의 반도체 소자의 콘택 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소자 분리막(101)에 의해 활성 영역과 비활성 영역으로 분리된 반도체 기판(100)에 게이트 절연막(102), 게이트 전극(103) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성하고, 게이트 전극(103)의 측벽에 스페이서(104)를 형성한다. 반도체 기판의 표면상에 티타늄 실리사이드(Ti2Si6)(105)를 증착, 패터닝함 다음 전면에 질화막(106)을 형성한다. 다음에, 반도체 기판의 전면에 보론과 인을 함유한 실리카 글래스(Boro-Phospho-Silicate Glass; 이하, "BPSG"라 함)(107)를 소정 두께 증착한 다음 플로우(flow)시켜 표면을 평탄화한 다음, 전면에 실란(SiH4)(108)을 증착하여 층간 절연막을 형성한다. 다음에, 사진공정을 통해 콘택홀이 형성될 영역을 한정한 다음, 소오스/드레인 상의 층간 절연막(107, 108)을 이방성 식각하고, 이어서 질화막(106)을 식각하여 소오스/드레인과 전극을 접촉시키기 위한 콘택홀을 형성한다. 이 후, 상기 콘택홀의 측벽과 계면에 형성된 폴리머를 제거한다.
도 2를 참조하면, 콘택홀이 형성된 반도체 기판에 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 차례로 증착하여 장벽층(109)을 형성한다. 이어서, 결과물의 전면에 텅스텐(W)을 증착한 다음, 증착된 텅스텐막에 대해 화학적 물리적 연마(Chamical Mechanical Polishing; 이하, "CMP"라 칭함)를 실시하여 상기 콘택홀에 매립된 플러그(plug)(110)를 형성한다.
그런데, 반도체 소자가 고집적화 될수록 콘택홀의 크기는 점차 줄어들고 있다. 이로 인해 매립된 금속막과 하부 도전 영역의 접촉면적 또한 줄어들기 때문에 접촉 저항은 오히려 증가하여 소자의 동작속도를 저하시키는 문제가 발생한다. 접촉 저항은 접촉 면적에 반비례하여 증가하지만, 고집적 소자에서 사진/식각 공정만으로는 접촉 면적을 넓히기에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀의 크기를 크게 하지 않고도 하부 도전 영역과 금속막의 접촉 계면의 면적을 크게 함으로써 접촉 저항을 줄일 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 콘택 형성 방법은, 반도체 기판에 도전 영역을 형성하는 단계와, 상기 도전 영역을 덮는 하부 절연막을 형성하는 단계와, 상기 하부 절연막이 형성된 반도체 기판을 덮는 평탄화된 상부 절연막을 형성하는 단계와, 상기 상부 및 하부 절연막을 식각하여 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측면으로부터 상기 하부 절연막을 선택적으로 식각하여 상기 콘택홀의 바닥 면적을 넓히는 단계, 및 상기 콘택홀을 매립하며 상기 하부 도전 영역과 접촉하는 플러그(plug)를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 절연막은 질화막으로 형성하고, 상기 하부 절연막을 선택적으로 식각하는 단계에서, 황산(H2SO4)과 과산화수소수(H2O2)의 혼합용액 또는 인산(H3PO4) 용액을 식각액으로 사용하는 것이 바람직하다.
상기 하부 절연막을 형성하는 단계 전에, 상기 반도체 기판의 도전 영역 상에 접촉 저항을 줄이기 위하여 실리사이드막을 형성할 수도 있다.
그리고, 상기 플러그(plug)를 형성하는 단계 전에, 상기 콘택홀 내에, 상기 도전 영역과 플러그(plug)의 접착을 좋게 하고, 상기 도전 영역과 플러그의 반응을 억제하기 위한 장벽층을 형성하는 단계를 더 구비할 수도 있다. 이 때, 상기 장벽층은 티타늄(Ti)과 티타늄 실리사이드(Ti2Si6)의 이중막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3 내지 도 5는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(200)에 쉘로우 트렌치 분리(STI)와 같은 통상의 소자 분리 공정을 실시하여 소자가 형성될 활성영역을 한정하는 소자 분리막(201)을 형성한다. 다음, 상기 반도체 기판의 활성 영역에 게이트 절연막(202), 게이트 전극(203) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성한다. 다음, 절연막을 증착한 다음 이방성 식각하여 상기 게이트 전극(203)의 측벽에 스페이서(204)를 형성한다. 상기 반도체 기판의 표면에 티타늄 실리사이드(Ti2Si6)를 증착한 다음 패터닝하여 접촉 저항을 줄이기 위한 실리사이드막(205)을 형성한다.
반도체 기판의 전면에 질화막(206)을 증착하고, BPSG(207)를 소정 두께 증착한 다음 플로우(flow)시켜 표면이 평탄한 하부 층간 절연막을 형성한다. 다음, 반도체 기판의 전면에 실란(SiH4)(208)을 증착하여 상부 층간 절연막을 형성한다. 다음에, 사진공정을 통해 콘택홀이 형성될 영역을 한정한 다음, 소오스/드레인 상의 상부 및 하부 층간 절연막(207, 208)을 이방성 식각한다.
도 4를 참조하면, 노출된 영역의 질화막(206)을 건식식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 콘택홀의 측벽과 계면에 형성된 폴리머(polymer)를 제거한다. 다음에, 130 ∼ 150℃ 정도의 황산(H2SO4)과 과산화수소수(H2O2)의 혼합용액 또는 130 ∼ 160℃ 정도의 인산(H3PO4 ) 용액을 사용하여 질화막(206)을 습식 식각하면, 콘택홀의 측면으로부터 질화막(206)만 선택적으로 식각되므로 도시된 바와 같이 콘택홀 바닥면의 면적이 넓어진다.
도 5를 참조하면, 콘택홀이 형성된 반도체 기판에 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 차례로 증착하여 플러그(plug)의 접착을 좋게 하고, 상기 소오스/드레인 영역과 플러그 금속의 반응을 억제하기 위한 장벽층(209)을 형성한다. 이어서, 결과물의 전면에 금속막, 예를 들어 텅스텐(W)을 증착한 다음 증착된 텅스텐막을 CMP하여 상기 콘택홀에 매립된 플러그(plug)(210)를 형성한다. 이 플러그(210)를 통해 소오스/드레인과 전극이 접촉하게 된다. 도시된 바와 같이, 상기 플러그(210)와 소오스/드레인 상의 실리사이드막(205)의 접촉면적이 종래에 비해 넓어졌기 때문에 접촉 저항을 줄일 수 있다.
본 발명의 실시예에서는 질화막의 예를 들었으나, 실리사이드막(205) 위에 질화막 대신 예를 들어 폴리실리콘막, TEOS 또는 실란(SiH4) 등의 막을 사용할 경우에도, 콘택홀을 형성한 다음에 적절한 식각액을 사용하여 그 막질만을 선택적으로 식각하여 접촉면적을 증가시킬 수 있다.
이상, 본 발명의 실시예를 설명하였으나, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 콘택 형성 방법에 따르면, 콘택홀을 형성한 다음에 식각액을 사용하여 하부 도전 영역 상의 절연막만을 선택적으로 식각하여 콘택홀의 바닥면의 면적을 증착시킴으로써 하부 도전 영역과 콘택 플러그와의 접촉면적을 증가시켜 접촉 저항을 감소시킬 수 있다.
또한, 낮은 접촉 저항을 갖는 새로운 물질의 개발이나 사진공정의 추가없이도 단순한 공정으로 접촉 저항을 줄일 수 있으며, 향후 0.13 ∼ 0.09㎚ 이상의 고집적 소자에 유용하게 적용할 수 있다.
도 1 및 도 2는 종래의 반도체 소자의 콘택 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 3 내지 도 5는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위하여 도시한 단면도들이다.

Claims (6)

  1. 반도체 기판에 도전 영역을 형성하는 단계;
    상기 도전 영역을 덮는 하부 절연막을 형성하는 단계;
    상기 하부 절연막이 형성된 반도체 기판을 덮는 평탄화된 상부 절연막을 형성하는 단계;
    상기 상부 및 하부 절연막을 식각하여 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측면으로부터 상기 하부 절연막을 선택적으로 식각하여 상기 콘택홀의 바닥 면적을 넓히는 단계; 및
    상기 콘택홀을 매립하며 상기 하부 도전 영역과 접촉하는 플러그(plug)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제 1항에 있어서,
    상기 하부 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제 1항에 있어서,
    상기 하부 절연막을 선택적으로 식각하는 단계에서, 황산(H2SO4)과 과산화수소수(H2O2)의 혼합용액 또는 인산(H3PO4) 용액을 식각액으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제 1항에 있어서,
    상기 하부 절연막을 형성하는 단계 전에, 상기 반도체 기판의 도전 영역 상에 접촉 저항을 줄이기 위하여 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제 1항에 있어서, 상기 플러그(plug)를 형성하는 단계 전에,
    상기 콘택홀 내에, 상기 도전 영역과 플러그(plug)의 접착을 좋게 하고, 상기 도전 영역과 플러그의 반응을 억제하기 위한 장벽층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제 5항에 있어서,
    상기 장벽층은 티타늄(Ti)과 티타늄 실리사이드(Ti2Si6)의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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