KR20050070366A - 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소암점화 방법 - Google Patents

수평 전계 인가형 박막 트랜지스터 기판의 불량 화소암점화 방법 Download PDF

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Abstract

본 발명은 불량 화소를 다른 불량을 초래하지 않으면서 암점화시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법에 관한 것이다.
이를 위하여, 본 발명은 소스 전극 및 드레인 전극이 쇼트된 경우, 드레인 전극의 연장부를 절단 라인을 따라 절단하고, 그 절단 라인의 시작점 및 끝점이 상기 게이트 라인과 상기 공통 전극의 제1 모서리 영역 사이의 제1 공간과, 상기 게이트 전극과 상기 공통 전극의 제2 모서리 영역 사이의 제2 공간이 되게 한다.

Description

수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법{METHOD FOR DARKENING BAD PIXEL IN THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRONIC FIELD TYPE}
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 불량 화소를 암점화하여 리페어할 수 있는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다.
구체적으로, 수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판(하판) 및 칼러 필터 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이다.
도 1에 도시된 박막 트랜지스터 기판은 절연되게 교차하는 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(18) 및 공통 전극(20)과, 공통 전극(20)과 접속된 공통 라인(16)을 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 게이트 절연막(미도시)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 상기 화소 영역을 사이에 두고 게이트 라인(2)과 나란하게 형성된다. 이러한 공통 라인(16)은 다음단 게이트 라인(2)과는 인접하게 된다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 소스 전극(10)과 마주하면서 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 게이트 절연막(미도시)을 사이에 두고 중첩되어 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 여기서, 활성층(14)은 데이터 라인(2)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 소스 전극(10) 및 드레인 전극(12), 데이터 라인(4)과 중첩되는 오믹 컨택층(미도시)이 더 형성된다.
그리고, 드레인 전극(12)은 게이트 라인(2)과 나란하도록 연장된 연장부(12A)를 더 구비한다. 이러한 드레인 전극(12)의 연장부(12A)는 공통 전극(20)의 수평부(20B)와 게이트 절연막(미도시)을 사이에 두고 형성되어 제1 스토리지 캐패시터를 형성하게 된다.
화소 전극(18)은 보호막(미도시)을 관통하는 제1 컨택홀(24)을 통해 드레인 전극(12)과 접속되어 화소 영역에 형성된다. 화소 전극(18)은 드레인 전극(12)의 연장부(12A)와 중첩된 제1 수평부(18A), 제1 수평부(18A)로부터 화소 영역쪽으로 신장된 핑거부(18B)를 구비한다. 그리고, 화소 전극(18)은 제2 스토리지 캐패시터를 형성하기 위하여 자신의 핑거부(18B)와 공통 접속되고 공통 라인(16)과 중첩된 제2 수평부(18C)를 더 구비한다.
그리고, 공통 라인(16)과 화소 전극(18)의 제2 수평부(18C) 사이에는 스토리지 상부 전극(22)이 더 형성되어 제2 스토리지 캐패시터의 용량을 크게 한다. 스토리지 상부 전극(22)은 공통 라인(16)과는 게이트 절연막(미도시)을 사이에 두고 중첩되고, 화소 전극(18)의 제2 수평부(18C)와는 보호막(미도시)을 사이에 두고 중첩되며, 그 보호막을 관통하는 제2 컨택홀(26)을 통해 화소 전극(18)의 제2 수평부(18C)와 접속된다.
공통 전극(20)은 공통 라인(16)과 접속되어 상기 화소 전극(18)과 수평 전계를 형성하도록 화소 영역에 형성된다. 이를 위하여, 공통 전극(20)은 화소 전극(18)의 핑거부(18C)와 나란하게 형성된 핑거부(20A)를 구비한다. 그리고, 공통 전극(20)은 제1 스토리지 캐패시터를 형성하기 위하여 자신의 핑거부(20A)와 공통 접속되면서 드레인 전극(12)의 연장부(12A)와 게이트 절연막을 사이에 두고 중첩된 수평부(20B)를 더 구비한다.
이러한 구조를 갖는 수평 전계 인가형 박막 트랜지스터 기판에서 소스 전극(10) 및 드레인 전극(12)은 데이터 라인(4) 및 스토리지 상부 전극(22)과 함께 소스/드레인 금속층을 패터닝하는 동일한 마스크 공정으로 형성된다. 이때 소스 전극(10)과 드레인 전극(12)의 간격이 상대적으로 작음으로 인하여 패턴 불량이 발생되는 경우 A부분과 같이 소스 전극(10)과 드레인 전극(12)이 쇼트되는 불량이 발생하게 된다.
따라서, 본 발명의 목적은 불량 화소를 다른 불량을 초래하지 않으면서 암점화시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법은 게이트 라인 및 데이터 라인의 교차 구조로 마련된 화소 영역에서 수평 전계를 형성하도록 형성된 화소 전극 및 공통 전극과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되어, 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 형성되어 상기 공통 전극과 접속된 공통 라인과; 상기 화소 영역 내에서 상기 드레인 전극으로부터 상기 게이트 라인과 나란하게 연장된 드레인 전극의 연장부를 구비하고; 상기 소스 전극 및 드레인 전극이 쇼트된 경우, 상기 드레인 전극의 연장부를 절단 라인을 따라 절단하고, 그 절단 라인의 시작점 및 끝점이 상기 게이트 라인과 상기 공통 전극의 제1 모서리 영역 사이의 제1 공간과, 상기 게이트 전극과 상기 공통 전극의 제2 모서리 영역 사이의 제2 공간이 되게 하는 것을 특징으로 한다.
여기서, 상기 제1 공간은 상기 데이터 라인과 인접한 상기 게이트 라인의 경사변과, 그와 마주하는 상기 공통 전극의 제1 모서리 영역의 제1 경사변 사이의 영역이다.
상기 게이트 전극은 상기 게이트 라인으로부터 돌출된 수직변 및 경사변과, 그 수직변 및 경사변을 연결하는 수평변을 구비하고, 상기 제2 공간은 상기 게이트 전극의 수평변과, 그와 마주하는 상기 공통 전극의 제2 모서리 영역의 제2 경사변 사이의 영역이다.
상기 드레인 전극의 연장부는 상기 공통 전극과 절연막을 사이에 두고 중첩된 구조를 갖는다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 4를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법을 도시한 것이다.
도 2에 도시된 박막 트랜지스터 기판은 절연되게 교차하는 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(118) 및 공통 전극(120)과, 공통 전극(120)과 접속된 공통 라인(116)을 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 게이트 절연막(미도시)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 상기 화소 영역을 사이에 두고 게이트 라인(102)과 나란하게 형성된다. 이러한 공통 라인(116)은 다음단 게이트 라인(102)과는 인접하게 된다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 소스 전극(110)과 마주하면서 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 게이트 절연막(미도시)을 사이에 두고 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 여기서, 활성층(114)은 데이터 라인(102)과도 중첩되게 형성된다. 이러한 활성층(114) 위에는 소스 전극(110) 및 드레인 전극(112), 데이터 라인(104)과 중첩되는 오믹 컨택층(미도시)이 더 형성된다. 소스 전극(110)은 드레인 전극(112)을 감싸는 형태로 마주하여 채널을 형성한다. 예를 들면 소스 전극(110)은 도 2와 같이 드레인 전극(112)과 U자형 채널을 형성하거나, 다른 형태의 채널을 형성하게 된다.
그리고, 드레인 전극(112)은 게이트 라인(102)과 나란하도록 연장된 연장부(112A)를 더 구비한다. 이러한 드레인 전극(112)의 연장부(112A)는 공통 전극(120)의 수평부(120B)와 게이트 절연막(미도시)을 사이에 두고 형성되어 제1 스토리지 캐패시터를 형성하게 된다.
화소 전극(118)은 보호막(미도시)을 관통하는 제1 컨택홀(124)을 통해 드레인 전극(112)과 접속되어 화소 영역에 형성된다. 구체적으로, 화소 전극(118)은 드레인 전극(112)의 연장부(112A)와 중첩된 제1 수평부(118A), 제1 수평부(118A)로부터 화소 영역쪽으로 지그재그 형태로 신장된 핑거부(118B)를 구비한다. 그리고, 화소 전극(118)은 스토리지 캐패시터를 형성하기 위하여 자신의 핑거부(118B)와 공통 접속되고 공통 라인(116)과 중첩된 제2 수평부(118C)를 더 구비한다.
또한, 공통 라인(116)과 화소 전극(118)의 제2 수평부(118C) 사이에는 스토리지 상부 전극(122)이 더 형성되어 스토리지 캐패시터의 용량을 크게 한다. 스토리지 상부 전극(122)은 공통 라인(116)과는 게이트 절연막(미도시)을 사이에 두고 중첩되고, 화소 전극(118)의 제2 수평부(118C)와는 보호막(미도시)을 사이에 두고 중첩되며, 그 보호막을 관통하는 제2 컨택홀(126)을 통해 화소 전극(118)의 제2 수평부(118C)와 접속된다.
공통 전극(120)은 공통 라인(116)과 접속되어 상기 화소 전극(118)과 멀티 도메인을 위한 수평 전계를 형성하도록 화소 영역에 형성된다. 이를 위하여, 공통 전극(120)은 화소 전극(118)의 핑거부(118B)를 따라 지그재그 형태로 형성된 핑거부(120A)를 구비한다. 여기서, 데이터 라인(102)과 인접한 공통 전극(120)의 핑거부(120A)는 화소 전극(118)의 핑거부(118B)를 따라 지그재그 형태를 갖는 일측변과, 데이터 라인(104)을 따라 직선 형태를 갖는 다른측변을 구비한다. 그리고, 공통 전극(120)은 제1 스토리지 캐패시터 형성을 위하여, 자신의 핑거부(120A)와 공통 접속되면서 드레인 전극(112)의 연장부(112A)와 게이트 절연막(미도시)을 사이에 두고 중첩된 수평부(120B)를 더 구비한다.
여기서, 패턴 불량으로 인하여 A부분과 같이 소스 전극(110)과 드레인 전극(112)이 쇼트되는 불량이 발생하는 경우 해당 화소를 암점화시킴으로써 리페어(Repair)하게 된다. 예를 들면, 도 2와 같이 게이트 전극(108)과 공통 전극(120)의 수평부(120B) 사이의 드레인 전극(112)을 절단 라인(CL1)을 따라 레이저로 절단함으로써 불량 화소를 암점화시키게 된다. 그런데, 게이트 전극(108)과 공통 전극(120)의 수평부(120B) 사이에서 드레인 전극(112)을 절단하는 마진(Margin)이 부족함으로 인하여 상기 레이저의 시작점 또는 끝점에서 게이트 전극(108)과 소스 전극(110), 또는 게이트 전극(108)과 데이터 라인(104)이 쇼트되는 또 다른 불량이 발생할 수 있다. 이는 레이저는 특성상 시작점과 끝점에 출력이 강하게 나오는데도 불구하고 절단 라인(CL1)의 시작점 및 끝점에 해당하는 영역의 절단 마진이 부족하기 때문이다. 이를 방지하기 위하여, 도 2와 같이 화소 전극(118)의 핑거부(118B)를 제2 절단 라인(CL2)을 따라 절단하여 화소 전극(118)과 공통 전극(120)간의 전위차를 제거함으로써 리페어할 수 있다. 그런데, 화소 전극(118)을 절단하는 경우 불량 화소가 암점 대신 휘점으로 나타나는 문제가 발생할 수 있다.
이러한 불량 화소 암점화로 인한 또 다른 불량이 초래되는 것을 방지하기 위하여, 도 3과 같이 절단 라인(CL)을 따라 공통 전극(120)의 수평부(120B)와 중첩되는 드레인 전극(112)의 연장부(112A)를 레이저로 절단함으로써 해당 화소를 암점화시키게 된다. 이 경우, 절단 라인(CL)의 시작점 및 끝점이 위치하는 영역의 절단 마진이 상대적으로 큼에 따라 시작점과 끝점의 출력이 강한 레이저로 인접한 패턴에 영향을 주지 않으면서 드레인 전극(112), 즉 드레인 전극(112)의 연장부(112A)를 절단할 수 있게 된다.
구체적으로, 레이저의 광출력이 강하게 나오는 절단 라인(CL)의 시작점(끝점)은 게이트 라인(102)의 경사변(102A)과, 그에 대향하는 공통 전극(120) 제1 모서리 영역의 제1 경사변(120C) 사이에 위치하는 제1 공간(P1)이 되게 한다. 이는 게이트 라인(102)이 데이터 라인(104)과 인접한 영역에서 자신의 경사변(102A)을 따라 세로폭이 감소하게 형성됨으로써, 공통 전극(120)의 제1 경사변(120C)과 상대적으로 큰 이격거리를 가짐으로써 절단 마진을 충분히 확보할 수 있기 때문이다. 그리고, 절단 라인(CL)의 끝점(시작점)은 게이트 전극(108)의 수평변(108A)과, 그와 대향하는 공통 전극(120)의 제2 모서리 영역의 제2 경사변(120D) 사이의 제2 공간(P2)이 되게 한다. 여기서, 게이트 전극(108)의 수평변(108A)은 게이트 라인(102)으로부터 신장된 경사변(108B) 및 수직변(108C) 사이의 변을 지시한다. 이러한 제2 공간(P2) 역시 게이트 전극(108)의 수평변(108A)과, 그와 마주하는 공통 전극(120)의 제2 경사변(120D)이 상대적으로 큰 이격거리를 가짐으로써 절단 마진을 충분히 확보할 수 있기 때문이다. 이에 따라, 레이저가 지나가는 절단 라인(CL)은 상기 제1 공간(P1)으로부터 시작하여 드레인 전극(112)의 연장부를 경유하여 상기 제2 공간(P2)에서 끝나게 된다. 이 결과, 시작점 및 끝점에서 강한 출력을 갖는 레이저가 다른 패턴에 영향을 주지 않으면서 드레인 전극(112), 즉 드레인 전극(112)의 연장부(112A)를 절단함으로써 불량 화소를 암점화시킬 수 있게 된다.
도 4는 본 발명의 또 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서 불량 화소 암점화 방법을 도시한 것이다.
도 4에 도시된 박막 트랜지스터 기판은 도 3에 도시된 박막 트랜지스터 기판과 대비하여 수평 전계를 형성하는 화소 전극(218)의 핑거부(218B)와 공통 전극(220)의 핑거부(220A)가 동일한 수평 전계를 형성하기 위하여 나란하게 형성된 것을 제외하고, 동일한 구성 요소들을 구비하므로 각 구성 요소들에 대한 설명은 생략하기로 한다.
이러한 박막 트랜지스터 기판에서 소스 전극(210)과 드레인 전극(212)이 쇼트되는 불량(A)이 발생하는 경우 도 4와 같이 절단 라인(CL)을 따라 공통 전극(220)의 수평부(220B)와 중첩되는 드레인 전극(212)의 연장부(212A)를 레이저로 절단함으로써 해당 화소를 암점화시키게 된다. 이 경우, 절단 라인(CL)의 시작점 및 끝점이 위하는 영역의 절단 마진이 상대적으로 큼에 따라 시작점과 끝점의 출력이 강한 레이저로 인접한 패턴에 영향을 주지 않으면서 드레인 전극(212), 즉 드레인 전극(212)의 연장부(212A)를 절단할 수 있게 된다.
구체적으로, 레이저의 광출력이 강하게 나오는 절단 라인(CL)의 시작점(끝점)은 게이트 라인(202)의 경사변(202A)과, 그에 대향하는 공통 전극(220)의 제1 모서리 영역(220C) 사이에 위치하는 제1 공간(P1)이 되게 한다. 이는 게이트 라인(202)이 데이터 라인(204)과 인접한 영역에서 자신의 경사변(202A)을 따라 세로폭이 감소하게 형성됨으로써, 공통 전극(220)과 상대적으로 큰 이격거리를 가짐으로써 절단 마진을 충분히 확보할 수 있기 때문이다. 그리고, 절단 라인(CL)의 끝점(시작점)은 게이트 전극(208)의 수평변(208A)과, 그와 대향하는 공통 전극(220)의 제2 모서리 영역의 제2 경사변(220D) 사이의 제2 공간(P2)이 되게 한다. 여기서, 게이트 전극(208)의 수평변(208A)은 게이트 라인(202)으로부터 신장된 경사변(208B) 및 수직변(208C) 사이의 변을 지시한다. 이러한 제2 공간(P2) 역시 게이트 전극(208)의 수평변(208A)과, 그와 마주하는 공통 전극(220)의 제2 경사변(220D)이 상대적으로 큰 이격거리를 가짐으로써 절단 마진을 충분히 확보할 수 있기 때문이다. 이에 따라, 레이저가 지나가는 절단 라인(CL)은 상기 제1 공간(P1)으로부터 시작하여 드레인 전극(212)의 연장부를 경유하여 상기 제2 공간(P2)에서 끝나게 된다. 이 결과, 시작점 및 끝점에서 강한 출력을 갖는 레이저가 다른 패턴에 영향을 주지 않으면서 드레인 전극(212), 즉 드레인 전극(212)의 연장부(212A)를 절단함으로써 불량 화소를 암점화시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법은 암점화를 위한 절단 라인이 드레인 전극의 연장부를 절단하면서, 그의 시작점 및 끝점이 게이트 라인의 경사변과, 그와 마주하는 공통 전극의 제1 경사변 사이의 제1 공간과, 게이트 전극의 수평부와, 그와 마주하는 공통 전극의 제2 경사변 사이의 제2 공간이 되게 함으로써 절단 마진을 충분히 확보할 수 있게 된다. 이에 따라, 시작점 및 끝점에서 출력이 강한 레이저를 이용하여 드레인 전극을 절단하여 암점화시키는 경우 인접한 패턴에 영향을 주는 것을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 2는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서 불량 화소의 암점화 방법을 도시한 평면도.
도 3은 본 발명의 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서 불량 화소의 암점화 방법을 도시한 평면도.
도 4는 본 발명의 또 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서 불량 화소의 암점화 방법을 도시한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102, 202 : 게이트 라인 4, 104, 204 : 데이터 라인
6, 106, 206 : 박막 트랜지스터 8, 108, 208 : 게이트 전극
10, 110, 210 : 소스 전극 12, 112, 212 : 드레인 전극
8, 118, 218 : 화소 전극 16, 116, 216 : 공통 라인
20, 120, 220 : 공통 전극 22, 122, 222 : 스토리지 상부 전극
24, 26, 124, 126, 224, 226 : 컨택홀

Claims (4)

  1. 게이트 라인 및 데이터 라인의 교차 구조로 마련된 화소 영역에서 수평 전계를 형성하도록 형성된 화소 전극 및 공통 전극과;
    상기 게이트 라인 및 데이터 라인의 교차부에 형성되어, 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 형성되어 상기 공통 전극과 접속된 공통 라인과;
    상기 화소 영역 내에서 상기 드레인 전극으로부터 상기 게이트 라인과 나란하게 연장된 드레인 전극의 연장부를 구비하고;
    상기 소스 전극 및 드레인 전극이 쇼트된 경우,
    상기 드레인 전극의 연장부를 절단 라인을 따라 절단하고, 그 절단 라인의 시작점 및 끝점이 상기 게이트 라인과 상기 공통 전극의 제1 모서리 영역 사이의 제1 공간과, 상기 게이트 전극과 상기 공통 전극의 제2 모서리 영역 사이의 제2 공간이 되게 하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법.
  2. 제 1 항에 있어서,
    상기 제1 공간은
    상기 데이터 라인과 인접한 상기 게이트 라인의 경사변과, 그와 마주하는 상기 공통 전극의 제1 모서리 영역의 제1 경사변 사이의 영역인 것을 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 라인으로부터 돌출된 수직변 및 경사변과, 그 수직변 및 경사변을 연결하는 수평변을 구비하고,
    상기 제2 공간은 상기 게이트 전극의 수평변과, 그와 마주하는 상기 공통 전극의 제2 모서리 영역의 제2 경사변 사이의 영역인 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법.
  4. 제 1 항에 있어서,
    상기 드레인 전극의 연장부는 상기 공통 전극과 절연막을 사이에 두고 중첩된 구조를 갖는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소 암점화 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4627148B2 (ja) * 2004-04-09 2011-02-09 株式会社 日立ディスプレイズ 表示装置
KR101090253B1 (ko) * 2004-10-06 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
CN100580509C (zh) * 2006-03-10 2010-01-13 瀚宇彩晶股份有限公司 液晶显示器及用于该显示器的缺陷修补方法
TWI349818B (en) * 2007-03-12 2011-10-01 Prime View Int Co Ltd Repairing method and structure of display electrode
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
CN101710582B (zh) * 2009-04-03 2011-05-18 深超光电（深圳）有限公司 提升薄膜晶体管基板的画素缺陷侦测率的布局结构
TWI410704B (zh) * 2009-11-16 2013-10-01 Au Optronics Corp 修補顯示面板畫素結構之方法及其顯示面板
WO2012111581A1 (en) * 2011-02-18 2012-08-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101302622B1 (ko) 2012-02-22 2013-09-03 엘지디스플레이 주식회사 액정표시장치 및 액정표시장치의 리페어 방법
CN103489923B (zh) * 2013-10-16 2017-02-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、修复方法和阵列基板
CN103676353B (zh) * 2013-12-04 2016-07-06 京东方科技集团股份有限公司 像素结构、阵列基板及显示装置
CN104218165A (zh) * 2014-08-20 2014-12-17 京东方科技集团股份有限公司 一种有机发光二极管器件及显示装置
CN110412807B (zh) * 2015-04-02 2022-06-21 群创光电股份有限公司 显示设备
CN105425433B (zh) * 2015-11-10 2018-10-30 深圳市华星光电技术有限公司 具有亮点缺陷的像素的修复方法、阵列基板及液晶面板
CN112015022A (zh) * 2019-05-28 2020-12-01 元太科技工业股份有限公司 主动阵列基板及其制作方法
TWI702458B (zh) 2019-05-28 2020-08-21 元太科技工業股份有限公司 主動陣列基板及其製作方法
CN110718576B (zh) * 2019-10-22 2022-02-18 友达光电（昆山）有限公司 显示装置及其修补方法
CN113009743B (zh) * 2021-02-24 2022-04-26 武汉华星光电技术有限公司 像素结构以及显示面板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2655865B2 (ja) * 1988-03-16 1997-09-24 株式会社日立製作所 液晶表示装置の製造方法
DE69332575T2 (de) * 1992-09-18 2003-11-20 Hitachi Ltd Flüssigkristall-Anzeigevorrichtung
US5703617A (en) * 1993-10-18 1997-12-30 Crystal Semiconductor Signal driver circuit for liquid crystal displays
US5625199A (en) * 1996-01-16 1997-04-29 Lucent Technologies Inc. Article comprising complementary circuit with inorganic n-channel and organic p-channel thin film transistors
US5731216A (en) * 1996-03-27 1998-03-24 Image Quest Technologies, Inc. Method of making an active matrix display incorporating an improved TFT
JP3194127B2 (ja) * 1996-04-16 2001-07-30 大林精工株式会社 液晶表示装置
JP3396130B2 (ja) * 1996-06-03 2003-04-14 シャープ株式会社 液晶表示装置
JP2776376B2 (ja) * 1996-06-21 1998-07-16 日本電気株式会社 アクティブマトリクス液晶表示パネル
US6005648A (en) * 1996-06-25 1999-12-21 Semiconductor Energy Laboratory Co., Ltd. Display device
JPH10142633A (ja) * 1996-11-15 1998-05-29 Mitsubishi Electric Corp 薄膜トランジスタ集積装置およびその製造方法並びに液晶表示装置
KR100293434B1 (ko) * 1997-09-08 2001-08-07 구본준, 론 위라하디락사 횡전계방식액정표시소자
JP3228202B2 (ja) * 1997-11-18 2001-11-12 日本電気株式会社 横方向電界方式アクティブマトリクス型液晶表示装置およびその製造方法
US6266166B1 (en) * 1999-03-08 2001-07-24 Dai Nippon Printing Co., Ltd. Self-adhesive film for hologram formation, dry plate for photographing hologram, and method for image formation using the same
KR100318537B1 (ko) 1999-03-19 2001-12-22 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그 수리 방법
JP3428526B2 (ja) * 1999-09-28 2003-07-22 セイコーエプソン株式会社 液晶装置及び電子機器
JP2001154636A (ja) 1999-11-12 2001-06-08 Koninkl Philips Electronics Nv 液晶表示装置
CN1195321C (zh) * 2000-10-24 2005-03-30 友达光电股份有限公司 薄膜晶体管平面显示器
TW543145B (en) * 2001-10-11 2003-07-21 Samsung Electronics Co Ltd A thin film transistor array panel and a method of the same
KR20030089926A (ko) * 2002-05-20 2003-11-28 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치 및 그 제조방법

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