KR20050068754A - 반도체 제조 공정에 있어서의 웰 형성 방법 - Google Patents

반도체 제조 공정에 있어서의 웰 형성 방법 Download PDF

Info

Publication number
KR20050068754A
KR20050068754A KR1020030100550A KR20030100550A KR20050068754A KR 20050068754 A KR20050068754 A KR 20050068754A KR 1020030100550 A KR1020030100550 A KR 1020030100550A KR 20030100550 A KR20030100550 A KR 20030100550A KR 20050068754 A KR20050068754 A KR 20050068754A
Authority
KR
South Korea
Prior art keywords
sti
well
hole
semiconductor device
forming
Prior art date
Application number
KR1020030100550A
Other languages
English (en)
Other versions
KR100561519B1 (ko
Inventor
김대균
이채원
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030100550A priority Critical patent/KR100561519B1/ko
Priority to US11/025,121 priority patent/US7300834B2/en
Publication of KR20050068754A publication Critical patent/KR20050068754A/ko
Application granted granted Critical
Publication of KR100561519B1 publication Critical patent/KR100561519B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자를 제공하는데 있어, 웰 임플랜트 공정 순서를 변경하여 STI 하부의 웰 엔드 포인트를 그 이외의 영역보다 더 깊게 형성하여 전류 누설을 최소화시킬 수 있도록 한 반도체 제조 공정에 있어서의 웰 형성 방법에 관한 것이다.
본 발명에 의한 반도체 제조 공정에 있어서의 웰 형성 방법에 따르면, 실리콘 기판에 형성된 STI(Shallow Trench Isolation)에 절연 물질을 필링하기 이전에 웰 임플랜트 공정을 실시하여 STI 하부의 웰 엔드 포인트를 깊게 형성하고, 또한 활성 영역을 얇은 질화막으로 보호함으로써, 해당되는 STI 하부로 누설 경로가 길게 형성됨과 동시에 활성 영역의 손상(Damage)을 줄일 수 있게 되어 전류 누설을 최소화할 수 있게 되고, 결과적으로 반도체 소자의 성능을 향상시키는 효과를 얻을 수 있게 된다.
또한, 본 발명은 반도체 소자를 제조하는데 있어 웰 임플랜트 공정을 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전으로 변경한 것으로, 기존의 제조 장비나 공정의 수정을 최소화함으로써 바로 생산에 적용할 수 있으며, 따라서 추가적인 투자 비용없이 전류 누설을 최소화하는 효과를 얻을 수 있게 된다.

Description

반도체 제조 공정에 있어서의 웰 형성 방법{Well Making Method In The Semiconductor Device Manufacture Processing}
본 발명은 반도체 제조 공정관한 것으로, 특히 반도체 소자를 제공하는데 있어, 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전에 웰 임플랜트 공정을 실시하여 STI 하부의 웰 엔드 포인트를 그 이외의 영역보다 더 깊게 형성하여 전류 누설을 최소화시킬 수 있도록 한 반도체 제조 공정에 있어서의 웰 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에 있어서 웰 임플랜트(Well Implant) 공정은 STI(Shallow Trench Isolation) 식각, STI 필링(Filling) 및 평탄화 공정을 완료한 후에 진행하고 있다.
즉, 종래 반도체 제조 공정에 있어서의 웰 형성까지의 공정을 첨부된 도면 도 1a 내지 도 1i를 참조하여 설명하면 다음과 같다.
먼저, 반도체 소자가 형성될 실리콘 기판(10) 위에 패드 산화막(Pad Oxide)(11)을 열산화 공정에 의해 원하는 두께로 증착시킨 후, 그 패드 산화막(11) 위에 절연막이 되는 패드 질화막(SiN)(12) 및 패드 TEOS(Tetra Ethyl Ortho Silicate)(13)를 원하는 두께로 증착시킨다.
그 다음에, 앞의 패드 TEOS(13) 위에 포토 레지스트(14)를 도포한 후에 포토 리소그라피(Photo Lithography) 공정과 식각 공정을 이용하여 반도체 소자간 분리를 위한 소자 분리막(STI ; Shallow Trench Isolation)을 정의(define)한다(도 1a).
이후, STI 라운딩 및 디보트 깊이(Devot Depth) 조절을 위해 추가 식각 공정을 수행한 후(도 1b), 그 실리콘 기판(10)에 형성된 STI 홀(15)의 내면에 산화막(16)을 증착시킨다(도 1c).
그리고, 앞에서 산화막(16)이 증착된 STI 홀(15)의 내부 및 앞의 패드 TEOS(13) 위에 산화막 계열의 절연 물질(Dielectrical material)(17)을 필링한 후(도 1d), 평탄화 공정 및 화학 기계적 연마(CMP ; Chemical Mechanical Polishing) 공정을 수행하여 패드 TEOS(13) 및 패드 질화막(12)을 제거함으로써 STI 구조를 형성한다(도 1e, 도 1f).
이어서, 앞에서 형성된 STI를 기준으로 웰 임플랜트 공정을 수행하여 각 반도체 소자를 분리해 주는 P 웰(19-1) 및 N 웰(19-2)을 형성하게 되는데, 이를 위해 앞에서 형성된 STI의 중앙을 기준으로 양측에 증착된 각 패드 산화막(11) 위에 포토 레지스트(18-1, 18-2)를 교대로 형성한 후에 양(+) 또는 음(-)의 금속 이온을 주입하여 P 웰(19-1) 및 N 웰(19-2)을 각각 형성함으로써 최종 웰 프로파일(Well Profile)을 형성한다(도 1g, 도 1h).
그런데, 전술한 종래의 반도체 제조 공정에 따라 형성된 웰의 경우 웰 임플랜트 공정에서 주입되는 불순물의 피크 포인트(Peak Point) 지점에 대한 프로파일이 도 1i와 같이 변형된다. 즉, 웰 임플랜트 공정에서 STI에 맞는 불순물이 그 STI 홀 내면에 증착되어 있는 산화막 계열의 절연 물질(17)로 인해 STI가 없는 영역과는 달리 웰이 깊지 않게 형성되는 문제점이 있다.
또한, STI 하부에 깊지 않게 형성된 웰 피크 포인트는 누설 경로(Leakage path)로 작용하여 접합점(Junction)과 실리콘 기판 사이의 전류 누설을 증가시킴으로써 반도체 소자의 성능을 저하시키는 원인이 되는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 반도체 소자 제조시 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전에 웰 임플랜트 공정을 실시하여 STI 하부의 웰 엔드 포인트를 그 이외의 영역보다 더 깊게 형성할 수 있도록 하는데 있다.
본 발명의 다른 목적은, 반도체 소자 제조시 STI 하부의 웰 엔드 포인트를 깊게 형성하고, 활성 영역을 얇은 질화막으로 보호함으로써, 해당되는 STI 하부로 누설 경로를 길게 형성하여 활성 영역의 손상을 줄임과 동시에 전류 누설을 최소화하는데 있다.
본 발명의 다른 목적은, 반도체 소자를 제조하는데 있어 웰 임플랜트 공정을 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전으로 변경하고, 기존의 제조 장비나 공정의 수정을 최소화하여 바로 생산에 적용할 수 있도록 함으로써, 추가적인 투자 비용없이 전류 누설을 최소화할 수 있도록 하는데 있다.
상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 실리콘 기판에 STI 홀을 형성한 후에 웰 임플랜트 공정을 수행하여 반도체 소자를 분리해 주는 N 웰 및 P 웰을 형성하는 과정과; 상기 웰 임플랜트 공정을 수행한 후에 상기 STI 홀 내부에 산화막 계열의 절연 물질을 필링하고, 평탄화 공정 및 화학 기계적 연마 공정을 수행하여 STI 구조를 완성하는 과정을 포함하여 이루어지는 반도체 제조 공정에 있어서의 웰 형성 방법을 구현하는데 있다.
여기서, 상기 웰 임플랜트 공정을 수행하여 웰을 형성하는 과정은, 실리콘 기판 위에 패드 산화막과 패드 질화막 및 패드 TEOS를 증착시킨 후에 포토 리소그라피 공정과 식각 공정을 이용하여 반도체 소자간 분리를 위한 STI를 정의하는 단계와; 상기 STI 라운딩 및 디보트 깊이 조절을 위한 추가 식각 공정을 수행한 후에 상기 STI 홀 내면에 산화막을 증착시키고, 건식 식각 공정을 수행하여 상기 패드 TEOS를 제거하여 STI를 형성하는 단계와; 상기에서 형성된 STI를 기준으로 웰 임플랜트 공정을 수행하여 각 반도체 소자를 분리해 주는 N 웰 및 P 웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이때, 상기 N 웰 및 P 웰을 형성하는 단계는, 실리콘 기판에 형성된 STI 홀의 중앙을 기준으로 해당되는 STI 홀 내부와, 상기 STI 홀 어느 한측에 증착된 패드 질화막 위에 포토 레지스트를 교대로 형성한 후에 양(+) 또는 음(-)의 금속 이온을 주입하여 P 웰 및 N 웰을 각각 형성하는 것을 특징으로 한다.
또한, 상기 웰 임플랜트 공정에 의해 형성되는 웰의 엔드 포인트는 STI 홀 하부에 형성되되, 상기 STI 홀 하부에 형성되는 웰 엔드 포인트는 STI가 없는 영역보다 깊게 형성되는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에서는 반도체 소자의 제조 공정에 있어서 실리콘 기판에 STI를 형성한 후에 그 SIT 홀 내부에 산화막 계열의 절연 물질을 필링하기 이전에 웰 임플랜트 공정을 실시하여 STI 하부의 웰 엔드 포인트(End Point)를 더 깊게 형성함으로써 누설 경로를 길게 형성시켜 전류 누설을 최소화하게 되는데, 이러한 반도체 소자의 제조 공정을 첨부한 도면 도 2를 참조하여 설명하면 다음과 같다.
즉, 본 발명에 따른 반도체 제조 공정에 있어서의 웰 형성 방법을 도 2a 내지 도 2d를 참조하여 설명하면, 먼저, 반도체 소자가 형성될 실리콘 기판(20) 위에 패드 산화막(Pad Oxide)(21)을 열산화 공정에 의해 원하는 두께로 증착시킨 후, 그 패드 산화막 위에 절연막이 되는 패드 질화막(SiN)(22) 및 패드 TEOS(Tetra Ethyl Ortho Silicate)(23)를 원하는 두께로 증착시키게 된다.
그 다음에, 앞의 패드 TEOS(23) 위에 포토 레지스트(24)를 도포한 후에 포토 리소그라피(Photo Lithography) 공정과 식각 공정을 이용하여 반도체 소자간 분리를 위한 소자 분리막(STI ; Shallow Trench Isolation)을 정의(define)하게 된다(도 2a).
이어서, STI 라운딩 및 디보트 깊이(Devot Depth) 조절을 위해 추가 식각 공정을 수행한 후(도 2b), 그 실리콘 기판(20)에 형성된 STI 홀(25)의 내면에 산화막(26)을 증착시키고, 건식 식각 공정을 수행하여 패드 TEOS(23)를 제거함으로써 STI를 형성하게 된다(도 2c).
이후, 앞에서 형성된 STI를 기준으로 웰 임플랜트 공정을 수행하여 각 반도체 소자를 분리해 주는 P 웰 및 N 웰을 형성하게 되는데, 이를 위해 앞에서 형성된 STI 홀(25)의 중앙을 기준으로 그 STI 홀(25)의 내부와, 그 STI 홀(25)의 어느 한측에 증착된 패드 질화막(22) 위에 포토 레지스트(27-1, 27-2)를 교대로 형성한 후에 양(+) 또는 음(-)의 금속 이온을 주입하여 P 웰(28-1) 및 N 웰(28-2)을 각각 형성함으로써 해당되는 웰 프로파일(Well Profile)을 형성하게 된다(도 2d, 도 2e).
이때, STI 홀 하부에 형성되는 웰 엔드 포인트는 기존의 웰 피크 포인트와는 달리 STI가 없는 영역보다 깊게 형성되며, 이에 따라 누설 경로 또한 길게 형성되므로 접합점과 실리콘 기판(20) 사이의 전류 누설을 최소화시키게 된다.
그리고, 상술한 공정에 따라 웰 프로파일을 형성한 후에는 앞에서 산화막(26)이 증착된 STI 홀(25)의 내부 및 앞의 패드 질화막(22) 위에 산화막 계열의 절연 물질(Dielectrical material)(29)을 필링한 후(도 2f), 평탄화 공정 및 화학 기계적 연마(CMP ; Chemical Mechanical Polishing) 공정을 수행하여 패드 질화막(22) 위에 증착된 절연 물질(29) 및 패드 질화막(22)을 제거함으로써 STI 구조를 완성하게 된다(도 2g).
또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명에 의한 반도체 제조 공정에 있어서의 웰 형성 방법에 따르면, 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전에 웰 임플랜트 공정을 실시하여 STI 하부의 웰 엔드 포인트를 그 이외의 영역보다 더 깊게 형성하고, 또한 웰 임플랜트 공정 이전에 활성 영역을 얇은 질화막으로 보호함으로써, 해당되는 STI 하부로 누설 경로가 길게 형성됨과 동시에 활성 영역의 손상(Damage)을 줄일 수 있게 되어 전류 누설을 최소화할 수 있게 되고, 결과적으로 반도체 소자의 성능을 향상시키는 효과를 얻을 수 있게 된다.
또한, 본 발명은 반도체 소자를 제조하는데 있어 웰 임플랜트 공정을 실리콘 기판에 형성된 STI에 절연 물질을 필링하기 이전으로 변경한 것으로, 기존의 제조 장비나 공정의 수정을 최소화함으로써 바로 생산에 적용할 수 있으며, 따라서 추가적인 투자 비용없이 전류 누설을 최소화하는 효과를 얻을 수 있게 된다.
도 1a 내지 도 1i는 종래 반도체 제조 공정에 있어서의 웰 형성까지의 공정을 도시한 공정 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 제조 공정에 있어서의 웰 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 패드 TEOS
24 : 포토 레지스트 25 : STI 홀
26 : 산화막 27-1, 27-1 : 포토 레지스트
28-1 : P 웰 28-2 : N 웰
29 : 절연 물질

Claims (4)

  1. 실리콘 기판에 STI 홀을 형성한 후에 웰 임플랜트 공정을 수행하여 반도체 소자를 분리해 주는 N 웰 및 P 웰을 형성하는 과정과;
    상기 웰 임플랜트 공정을 수행한 후에 상기 STI 홀 내부에 산화막 계열의 절연 물질을 필링하고, 평탄화 공정 및 화학 기계적 연마 공정을 수행하여 STI 구조를 완성하는 과정을 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 공정에 있어서의 웰 형성 방법.
  2. 제 1항에 있어서,
    상기 웰 임플랜트 공정을 수행하여 웰을 형성하는 과정은, 실리콘 기판 위에 패드 산화막과 패드 질화막 및 패드 TEOS를 증착시킨 후에 포토 리소그라피 공정과 식각 공정을 이용하여 반도체 소자간 분리를 위한 STI를 정의하는 단계와;
    상기 STI 라운딩 및 디보트 깊이 조절을 위한 추가 식각 공정을 수행한 후에 상기 STI 홀 내면에 산화막을 증착시키고, 건식 식각 공정을 수행하여 상기 패드 TEOS를 제거하여 STI를 형성하는 단계와;
    상기에서 형성된 STI를 기준으로 웰 임플랜트 공정을 수행하여 각 반도체 소자를 분리해 주는 N 웰 및 P 웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 공정에 있어서의 웰 형성 방법.
  3. 제 2항에 있어서,
    상기 N 웰 및 P 웰을 형성하는 단계는, 실리콘 기판에 형성된 STI 홀의 중앙을 기준으로 해당되는 STI 홀 내부와, 상기 STI 홀 어느 한측에 증착된 패드 질화막 위에 포토 레지스트를 교대로 형성한 후에 양(+) 또는 음(-)의 금속 이온을 주입하여 P 웰 및 N 웰을 각각 형성하는 것을 특징으로 하는 반도체 제조 공정에 있어서의 웰 형성 방법.
  4. 제 3항에 있어서,
    상기 웰 임플랜트 공정에 의해 형성되는 웰의 엔드 포인트는 STI 홀 하부에 형성되되, 상기 STI 홀 하부에 형성되는 웰 엔드 포인트는 STI가 없는 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 제조 공정에 있어서의 웰 형성 방법.
KR1020030100550A 2003-12-30 2003-12-30 반도체 제조 공정에 있어서의 웰 형성 방법 KR100561519B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030100550A KR100561519B1 (ko) 2003-12-30 2003-12-30 반도체 제조 공정에 있어서의 웰 형성 방법
US11/025,121 US7300834B2 (en) 2003-12-30 2004-12-28 Methods of forming wells in semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100550A KR100561519B1 (ko) 2003-12-30 2003-12-30 반도체 제조 공정에 있어서의 웰 형성 방법

Publications (2)

Publication Number Publication Date
KR20050068754A true KR20050068754A (ko) 2005-07-05
KR100561519B1 KR100561519B1 (ko) 2006-03-17

Family

ID=34698778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100550A KR100561519B1 (ko) 2003-12-30 2003-12-30 반도체 제조 공정에 있어서의 웰 형성 방법

Country Status (2)

Country Link
US (1) US7300834B2 (ko)
KR (1) KR100561519B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928384A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法和半导体结构
CN103928383B (zh) * 2013-01-10 2017-05-24 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法和半导体结构
CN106558528A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0304541A1 (de) * 1987-08-18 1989-03-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
US5679588A (en) * 1995-10-05 1997-10-21 Integrated Device Technology, Inc. Method for fabricating P-wells and N-wells having optimized field and active regions
JP3050166B2 (ja) * 1997-05-30 2000-06-12 日本電気株式会社 半導体装置の製造方法
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation

Also Published As

Publication number Publication date
KR100561519B1 (ko) 2006-03-17
US20050142728A1 (en) 2005-06-30
US7300834B2 (en) 2007-11-27

Similar Documents

Publication Publication Date Title
US6306723B1 (en) Method to form shallow trench isolations without a chemical mechanical polish
JPH09321151A (ja) 半導体装置の製造方法
KR19990055121A (ko) 반도체 소자 제조 방법
KR20040059957A (ko) Ｍｏｓ트랜지스터 제조방법
US7067387B2 (en) Method of manufacturing dielectric isolated silicon structure
KR100561519B1 (ko) 반도체 제조 공정에 있어서의 웰 형성 방법
KR100508535B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR20030002709A (ko) 플래시 메모리 소자의 소자분리막의 트랜치 형성 방법
US7399669B2 (en) Semiconductor devices and methods for fabricating the same including forming an amorphous region in an interface between a device isolation layer and a source/drain diffusion layer
US20050032286A1 (en) Method of manufacturing semiconductor device with triple gate insulating layers
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR100607762B1 (ko) 반도체 소자의 셀로우 트렌치 분리막 형성 방법
KR100355874B1 (ko) 반도체 소자 분리 방법
KR100291417B1 (ko) 반도체 소자의 아이솔레이션 제조방법
KR20010082901A (ko) 반도체소자의 격리막 형성방법
KR100290912B1 (ko) 반도체소자의 격리막 형성방법
KR100348305B1 (ko) 반도체소자의 격리막 형성방법
KR100342381B1 (ko) 반도체소자의절연막형성방법
KR20040000682A (ko) 반도체 소자의 소자분리막 형성방법
KR101120169B1 (ko) 반도체 소자의 제조 방법
KR100480896B1 (ko) 반도체소자의 소자분리막 형성방법
KR20050119412A (ko) 누설 전류를 방지할 수 있는 얕은 트렌치 소자 분리막 및그 제조방법
KR20020003031A (ko) 반도체소자의 소자분리막 형성 방법
JP2000188325A (ja) 半導体装置の製造方法
KR20000004532A (ko) 반도체소자의 소자분리 산화막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150206

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160204

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee