KR20050065224A - 메모리 소자 및 로직 소자를 구비한 반도체 소자 및 그제조 방법 - Google Patents
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Abstract
본 발명은 SOC(System On a Chip) 반도체 소자의 제조 공정에 있어서, 데이터를 저장하는 메모리 셀과 논리회로를 구성하는 로직 소자를 하나의 반도체 칩 내에 구현하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법은, 게이트가 형성된 반도체 기판 상에 소자 분리막을 형성하여 로직 영역과 메모리 셀 영역으로 분리하는 단계; 상기 로직 영역과 메모리 셀 영역 모두의 게이트의 양 측벽에 절연막을 형성하고, 상기 반도체 기판의 활성 영역 상에 소스/드레인을 형성하는 단계; 선택적 살리사이드 공정이 필요한 부분만 개방시키도록 상기 메모리 셀 영역에 방지 산화막을 형성하는 단계; 및 상기 방지 산화막을 제외한 부분에 살리사이드 공정으로 실리사이드를 형성하고 상기 방지 산화막은 제거하는 단계를 포함한다. 본 발명에 따르면 SOC에서 로직 소자 및 메모리 소자의 특성을 향상시킬 수 있다.
Description
본 발명은 메모리 소자 및 로직 소자를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, SOC(System On a Chip) 반도체 소자의 제조 공정에 있어서, 데이터를 저장하는 메모리 셀과 논리회로를 구성하는 로직 소자를 하나의 반도체 칩 내에 구현하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서 여러 가지 다른 기능을 가진 서로 다른 소자를 하나의 반도체 칩 내에 구현하여 두 가지 이상의 반도체 소자가 하나의 칩에서 유기적으로 동작하도록 하는 것을 SOC(System On a Chip: SOC)라고 하며, 그 제조 공정은 그만큼 복잡해지고 추가 공정도 발생하게 된다.
이하, 도 1 및 도 2를 참조하여, 종래 기술에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자에 대해 설명한다.
도 1은 종래 기술에 따른 자기정렬을 이용한 살리사이드 공정으로 제조되는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도이고, 도 2는 종래 기술에 따른 넌-살리사이드 공정으로 제조되는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래 기술에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자는, 전류 구동력 향상을 위하여 소자 전체를 자기-정렬(Self-align)을 이용한 실리사이드(Silicide)를 하거나(도 1 참조), 또는 저전력 및 낮은 누설을 위해 실리사이드를 형성하지 않는 넌-살리사이드를 채용하고 있다(도 2 참조).
도 1을 참조하면, 먼저 게이트(12)가 형성된 반도체 기판(11) 상에 소자 분리막(16)이 형성된다. 이때, 상기 소자 분리막(16)을 경계로 한쪽에는 로직 소자가 형성되는 로직 영역이고, 다른 한쪽은 메모리 소자가 형성되는 메모리 셀 영역으로 구분되며, 상기 소자 분리막(16)은 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 상기 게이트(12)의 양 측면에는 스페이서용 질화막(13)이 형성되며, 또한, 상기 반도체 기판(11) 상의 활성 영역에 각각 소스/드레인(14, 15)이 형성된다. 자기정렬을 이용한 살리사이드 공정으로 상기 게이트(12)의 상부와 상기 소스/드레인의 상부에는 각각 실리사이드(17a, 17b)가 형성되게 된다. 이러한 자기정렬을 이용한 살리사이드 공정으로, 데이터를 저장하는 메모리 셀과 논리회로를 구성하는 로직 소자를 함께 구비하는 하나의 반도체 소자를 제조할 수 있는데, 상기 반도체 소자는 전류 구동 능력을 높일 수 있다.
또한, 도 2를 참조하면, 게이트(12)가 형성된 반도체 기판(21) 상에 소자 분리막(16)이 형성된다. 도 1과 마찬가지로 상기 소자 분리막(16)을 경계로 한쪽에는 로직 소자가 형성되는 로직 영역이고, 다른 한쪽은 메모리 소자가 형성되는 메모리 셀 영역으로 구분된다. 상기 게이트(12)의 양 측면에는 스페이서용 질화막(13)이 형성되어 있으며, 또한, 상기 반도체 기판(21)의 활성 영역 상에 각각 소스/드레인(14, 15)이 형성되어 있는데, 도 1과 비교하면 실리사이드(17a, 17b)가 형성되지 않게 된다. 이와 같이 저전력 및 낮은 누설을 위해 실리사이드를 형성하지 않는 넌-살리사이드 공정으로, 데이터를 저장하는 메모리 셀과 논리회로를 구성하는 로직 소자를 함께 구비하는 하나의 반도체 소자를 제조할 수 있다.
그러나 전술한 실리사이드 형성을 위한 살리사이드 공정을 실시할 경우, 메모리 셀 내의 누설 전류가 발생하여 많은 전력 소모가 뒤따른다는 문제점이 있고, 또한 상기 넌-살리사이드 공정을 실시할 경우에는 로직 소자의 속도가 느려질 수 있다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 SOC를 구현하면서 로직 소자는 빠른 특성을 가질 수 있게 실리사이드를 형성하고, 메모리 영역은 낮은 누설 전류를 확보하기 위해서 소스/드레인 영역만 선택적으로 실리사이드를 형성하지 않는 메모리 소자 및 로직 소자를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 메모리 소자 및 로직 소자를 하나의 반도체 기판 상에 구비하는 반도체 소자를 제조하는 방법은,
게이트가 형성된 반도체 기판 상에 소자 분리막을 형성하여 로직 영역과 메모리 셀 영역으로 분리하는 단계;
상기 로직 영역과 메모리 셀 영역 모두의 게이트의 양 측벽에 절연막을 형성하고, 상기 반도체 기판의 활성 영역 상에 소스/드레인을 형성하는 단계;
선택적 살리사이드 공정이 필요한 부분만 개방시키도록 상기 메모리 셀 영역에 방지 산화막을 형성하는 단계; 및
상기 방지 산화막을 제외한 부분에 살리사이드 공정으로 실리사이드를 형성하고 상기 방지 산화막은 제거하는 단계
를 포함한다.
여기서, 상기 메모리 셀 영역의 소스/드레인에는 살리사이드 공정이 적용되지 않는 것을 특징으로 한다.
여기서, 상기 메모리 셀 영역의 소스/드레인에는 후속 공정으로 콘택이 형성될 부분만 국부적으로 살리사이드 공정이 적용되어 실리사이드가 형성될 수 있다.
여기서, 상기 방지 산화막은 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하며, 상기 방지 산화막이 상기 실리콘 산화막일 경우, 방지 산화막의 두께는 1000 내지 2500Å 정도이며, 상기 방지 산화막이 상기 실리콘 질화막일 경우, 방지 산화막의 두께는 100 내지 500Å 정도인 것이 바람직하다.
여기서, 상기 실리사이드가 형성된 결과물의 전면에 층간 절연막을 형성하고, 상기 소스/ 드레인 상에 콘택을 형성하는 단계를 추가로 포함할 수 있다.
한편, 상기 목적을 달성하기 위한 다른 수단으로, 본 발명에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자는,
게이트 및 소스/드레인이 형성된 반도체 기판;
상기 게이트가 형성된 반도체 기판 상에 형성되어 로직 영역과 메모리 셀 영역으로 분리하는 소자 분리막;
상기 로직 영역과 메모리 셀 영역 모두의 게이트의 양 측벽에 형성된 절연막; 및
선택적 살리사이드 공정으로 형성되며, 상기 로직 영역의 게이트 및 소스/드레인 상에 형성되고, 동시에 상기 메모리 셀 영역의 게이트에 형성된 실리사이드층
을 포함한다.
여기서, 상기 실리사이드층은 후속 공정으로 형성될 상기 메모리 셀 영역의 소스/드레인 상의 콘택 부분에만 국부적으로 형성될 수 있다.
본 발명에 따르면, 로직 소자 및 메모리 소자의 게이트는 실리사이드를 형성하고, 메모리 소자의 누설 전류를 제공하는 소스/드레인은 살리사이드를 실시하지 않는 공정을 채택하여, 반도체 소자를 형성함으로써, 종래의 반도체 제조 공정에도 어려움 없이 적용할 수 있고, 상기 SOC에서 로직 소자 및 메모리 소자의 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자를 제조하는 방법을 나타내는 공정 흐름도이다.
먼저, 반도체 기판(31) 상의 로직 영역과 메모리 셀 영역 모두에 제1 방지 산화막(32)과 게이트 폴리(33)를 형성하고, 소자 분리막(34)을 형성하게 된다(도 3a 참조). 실질적으로는, 상기 반도체 기판(31) 상의 전면에 게이트 산화막인 제1 방지 산화막(32)과 게이트 폴리(33)를 형성하고, 사진 및 식각 공정으로 상기 반도체 기판(31) 상의 소정 부위에 게이트 폴리(33)를 형성하며, 이후 통상적인 STI 방식을 사용하여 상기 소자 분리막(34)을 형성하게 된다. 이하의 도면에서는 상기 제1 방지 산화막(32)은 도시하지 않는다.
이후, 상기 게이트 폴리(33)의 양 측면에 스페이서용 질화막 또는 산화막(35)을 형성하고, 상기 반도체 기판(31) 상의 활성 영역에 소스/드레인(36, 37)을 완성하게 되는데, 이것은 기존의 넌-살리사이드 공정을 채용할 경우를 나타내며, 실질적으로 실리사이드를 형성하기 직전을 나타낸다(도 3b 참조).
이후, 선택적 살리사이드 공정을 위한 방지막으로서 제2 방지 산화막(38)을 형성하고, 살리사이드 공정이 필요한 부분만 개방하게 된다(도 3c 참조). 여기서, 상기 제2 산화방지막(38)은 실리콘 산화막 또는 질화막 등의 절연막을 사용할 수 있다. 상기 제2 산화방지막(38)이 실리콘 산화막일 경우, 그 두께는 실리사이드 형성 전에 실시되는 세정 공정을 고려하여 충분한 마진을 두어야 하므로, 1000 내지 2500Å 정도의 두꺼운 두께를 사용하고, 상기 제2 산화방지막(38)이 질화막일 경우에는 100 내지 500Å 정도의 충분히 얇은 두께를 사용할 수 있다. 상기 메모리 셀 영역의 소스/드레인(36, 37)은 살리사이드 공정이 적용되지 않는 것을 기본으로 하게 된다.
이후, 살리사이드 공정으로 실리사이드(39a, 39b)를 형성하고, 상기 제2 산화방지막(38)을 제거하게 된다(도 3d 참조).
이후, 층간 절연막(40)을 추가로 형성하고, 상기 소스/ 드레인(36, 37) 상에 콘택(41)을 형성하게 된다(도 3e 참조).
한편, 도 4는 본 발명의 다른 실시예에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도로서, 전술한 도 3c 공정 이후에 상기 메모리 셀 영역의 소스/드레인(36, 37)은 살리사이드 공정이 적용되지 않는 것을 기본으로 하지만, 이후 연결을 위한 콘택을 형성할 경우, 콘택(41)이 떨어지는 부분만 마진을 고려하여 국부적으로 실리사이드(39c)를 형성할 수도 있다. 즉, 상기 메모리 소자의 콘택(41) 부위를 실리사이드 처리를 하지 않는 경우에는, 나중의 상기 콘택(41)의 오믹(Ohmic) 접촉을 위하여 장벽 금속 증착 및 이의 열처리가 필요한데, 상기 콘택(41) 부위를 실리사이드(39c) 처리를 하게 될 경우에는, 상기 장벽 금속 증착 및 열처리 공정은 필요 없게 된다.
결국, 본 발명에서는, SOC 반도체 소자에서 메모리 셀 영역의 소스 및 드레인은 실리사이드 처리를 하지 않고 게이트는 실리사이드 처리함으로써, SOC에서 로직 소자 및 메모리 소자의 특성을 향상시킬 수 있다. 또는 메모리 셀 영역의 소스 및 드레인은 콘택이 떨어지는 부분만 마진을 고려하여 국부적으로 실리사이드를 형성할 수도 있다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 종래의 반도체 제조 공정으로도 어려움 없이 적용할 수 있고, 넌-살리사이드 차단의 발전된 형태로서, SOC에서 로직 소자 및 메모리 소자의 특성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 자기정렬을 이용한 살리사이드 공정으로 제조되는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도이다.
도 2는 종래 기술에 따른 넌-살리사이드 공정으로 제조되는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자를 제조하는 방법을 나타내는 공정 흐름도이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 소자 및 로직 소자를 구비한 반도체 소자의 단면도이다.
Claims (8)
- 메모리 소자 및 로직 소자를 하나의 반도체 기판 상에 구비하는 반도체 소자를 제조하는 방법에 있어서,게이트가 형성된 반도체 기판 상에 소자 분리막을 형성하여 로직 영역과 메모리 셀 영역으로 분리하는 단계;상기 로직 영역과 메모리 셀 영역 모두의 게이트의 양 측벽에 절연막을 형성하고, 상기 반도체 기판의 활성 영역 상에 소스/드레인을 형성하는 단계;선택적 살리사이드 공정이 필요한 부분만 개방시키도록 상기 메모리 셀 영역에 산화방지막을 형성하는 단계;상기 산화방지막을 제외한 부분에 살리사이드 공정으로 실리사이드를 형성하고 상기 산화방지막을 제거하는 단계를 포함하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 메모리 셀 영역의 소스/드레인에는 살리사이드 공정을 적용하지 않는 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 메모리 셀 영역의 소스/드레인에는 후속 공정으로 콘택이 형성될 부분만 국부적으로 살리사이드 공정을 적용하여 실리사이드를 형성하는 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 제 1항 내지 제 3항중 어느 한 항에 있어서,상기 산화방지막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 산화방지막이 상기 실리콘 산화막일 경우, 상기 산화방지막을 1000 내지 2500Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 산화방지막이 상기 실리콘 질화막일 경우, 상기 산화방지막을 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자의 제조 방법.
- 메모리 소자 및 로직 소자를 하나의 반도체 기판 상에 구비하는 반도체 소자에 있어서,게이트 및 소스/드레인이 형성된 반도체 기판;상기 게이트가 형성된 반도체 기판 상에 형성되어 로직 영역과 메모리 셀 영역으로 분리하는 소자 분리막;상기 로직 영역과 메모리 셀 영역 모두의 게이트의 양 측벽에 형성된 절연막; 및선택적 살리사이드 공정으로 형성되며, 상기 로직 영역의 게이트 및 소스/드레인 상에 형성되고, 동시에 상기 메모리 셀 영역의 게이트에 형성된 실리사이드층을 포함하는 메모리 소자 및 로직 소자를 구비한 반도체 소자.
- 제 7항에 있어서,상기 실리사이드층은 후속 공정으로 형성될 상기 메모리 셀 영역의 소스/드레인 상의 콘택 부분에만 국부적으로 형성되는 것을 특징으로 하는 메모리 소자 및 로직 소자를 구비한 반도체 소자.
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| KR1020030096994A KR100545210B1 (ko) | 2003-12-24 | 2003-12-24 | 메모리 소자 및 로직 소자를 구비한 반도체 소자 및 그제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100545210B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763680B1 (ko) * | 2006-08-23 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 콘택 구조 및 그 제조 방법 |
| KR101639261B1 (ko) * | 2015-05-21 | 2016-07-13 | 서울시립대학교 산학협력단 | 하이브리드 반도체 소자 및 하이브리드 반도체 모듈 |
-
2003
- 2003-12-24 KR KR1020030096994A patent/KR100545210B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763680B1 (ko) * | 2006-08-23 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 소자의 콘택 구조 및 그 제조 방법 |
| KR101639261B1 (ko) * | 2015-05-21 | 2016-07-13 | 서울시립대학교 산학협력단 | 하이브리드 반도체 소자 및 하이브리드 반도체 모듈 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100545210B1 (ko) | 2006-01-24 |
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