KR20050062874A - 새로운 세정공정을 이용한 콘택저항 감소방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 103
- 230000008569 process Effects 0.000 title claims abstract description 94
- 238000004140 cleaning Methods 0.000 title claims abstract description 54
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 238000002513 implantation Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000002019 doping agent Substances 0.000 claims abstract description 9
- 230000003213 activating effect Effects 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 description 13
- 239000010703 silicon Substances 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013043 chemical agent Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 세정공정을 이용하여 콘택저항을 감소시킨 발명이다. 이를 위한 본 발명은, p+ 콘택저항을 감소시키기 위한 p형 추가 이온주입을 위해 이온주입 마스크를 형성하는 단계; p형 추가 이온주입공정을 진행하는 단계; 상기 이온주입 마스크를 제거하는 단계; 상기 이온주입 마스크를 제거한 직후에 SPM + SC-1 순으로 세정공정을 진행하는 단계; 상기 추가 이온주입된 p형 도판트의 활성화를 위한 열공정을 진행하는 단계; 및 n+ 콘택저항을 감소시키기 위하여 상기 열공정 직후에 세정공정을 진행하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 세정공정을 이용하여 콘택저항을 감소시킨 반도체 소자 제조방법에 관한 것이다.
반도체 소자 제조시 금속배선과 실리콘 기판간의 콘택(Contact)은 금속층과 실리콘 기판간의 정방향 및 역방향으로의 원활한 전류 흐름을 가능하게 할 수 있는 오믹접합(Ohmic contact)으로, 신호의 전달 및 정보의 입출력을 가능하게 한다.
이 때, 금속배선과 실리콘간의 콘택으로 인한 콘택저항은 금속배선이 갖는 고유의 일함수(Workfuntion)와 실리콘기판내함유되어 있는 활성화된 불순물간의 함수 관계로써 고속의 반도체 소자 제작을 위해서는 낮은 접합 저항 특성을 갖기 위해 위 두 변수의 적절한 조절이 필수적이다.
일반적으로 금속/실리콘 간의 콘택시에 사용하는 금속물질은 실리콘의 에너지 밴드 갭(Energy band gap)의 중앙으로 숏키배리어장벽(Schottky barrier height)을 형성하는 물질을 사용하여 n+와 p+의 양방향으로의 정방향/역방향 전류 흐름을 가능하게 할 수 있도록 하는데 가장 널리 사용되는 물질로서는 티타늄실리사이드막 (TiSi2)이 있다.
이러한 티타늄실리사이드막(TiSi2)을 금속/실리콘간의 콘택형태로 사용할 경우, 금속/실리콘간의 콘택저항을 낮추기 위해서 실리콘 내부로의 불순물 함유량을 높여야 한다.
그러나, 소자의 집적도 증가시 단순한 소스/드레인의 불순물 함유 농도를 증가시킬 경우, 트랜지스터의 특성을 열화시키는 문제점을 나타내기 때문에, 최근에는 금속/실리콘의 콘택에만 고농도의 불순물을 후속에 추가적으로 주입하는 p형 불순물 추가 이온주입 공정(p+ add implantation)이 일반적이다.
도1은 이러한 p형 불순물 추가 이온주입 공정(p+ add implantation)이 수행되는 공정을 도시한 단면도이다. 도1에는 반도체 기판(10)과, 게이트 스택(11),게이트 스페이서(12), 소스/드레인영역(13), 층간절연막(14), 포토레지스트(15) 및 p형 불순물 추가 이온주입 영역(16)이 도시되어 있다.
전술한 p형 불순물 추가 이온주입 공정(p+ add implantation)에서는, 도판트(dopant)로 보론(Boron)을 사용하며 이온주입에너지로 저에너지를 사용하기 때문에 Rp(Projection Range) 점은 100Å 내외인 얕은 깊이를 갖는다.
이와같이 p형 불순물 추가 이온주입공정을 진행한 이후에 포토레지스트(15)가 제거되는 PR strip 공정이 진행되며, 그 후속공정으로 세정공정이 진행된다.
이때, 종래기술에 따라 PR strip 공정후 진행되는 세정공정은 SPM + BOE + SC-1 순서로 진행되었다. 여기서, SPM은 H2SO4 와 H2O2가 혼합된 화학제이며, BOE 는 HF 와 NH4F 로 구성된 완충산화막 식각제(Buffered Oxide Etchant : BOE)를 일컫는다. 그리고, SC-1 은 NH4OH 와 H2O2 와 순수(DI)를 포함하여 이루어진 세정액이다.
이와같이 PR strip 후 진행되는 세정공정에서, 완충산화막 식각제(Buffered Oxide Etchant : BOE)가 포함된 세정용액을 사용하는 관계로, 자연산화막은 완전히 제거되며, SC-1 세정액에 의한 약간의 표면거칠기(ssurface roughness) 증가와 함께 화학적 산화막(chemical oxide)만이 형성된다. SC-1 은 상온에서 사용되기 때문에 화학적 산화막은 2 ∼ 3Å 정도의 두께만을 갖게된다.
이와같은 상태에서 이온주입된 p형 불순물(보론)의 활성화를 위하여 급속열처리(Rapid Temperature Annealing : RTA)공정을 수행하게 되면 보론이 외확산(out-diffusion)되기 때문에 콘택저항이 높아지는 단점이 있었다. 또한 종래기술에서는 도판트들을 확산시키는 RTA 공정이후에 세정공정을 도입하고 있지 않았기 때문에 n+ 콘택저항 역시 감소시키지 못하였다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 세정공정을 이용하여 콘택저항을 감소시킨 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, p+ 콘택저항을 감소시키기 위한 p형 추가 이온주입을 위해 이온주입 마스크를 형성하는 단계; p형 추가 이온주입공정을 진행하는 단계; 상기 이온주입 마스크를 제거하는 단계; 상기 이온주입 마스크를 제거한 직후에 SPM + SC-1 순으로 세정공정을 진행하는 단계; 상기 추가 이온주입된 p형 도판트의 활성화를 위한 열공정을 진행하는 단계; 및 n+ 콘택저항을 감소시키기 위하여 상기 열공정 직후에 세정공정을 진행하는 단계를 포함하여 이루어진다.
본 발명에서는 p형 불순물 추가 이온주입 공정(p+ add implantation)후 진행되는 세정공정에서 완충산화막식각제(BOE)를 사용하지 않음으로써 p+ 콘택저항을 감소시켰으며, 도판트의 활성화를 위한 RTA 공정 이후에 추가로 세정공정을 도입하여 n+ 저항도 감소시켰다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1은 종래기술의 설명에서 사용된 도면이나, 본 발명의 일실시예를 설명하는데에도 동일하게 사용될 수 있으므로, 도1을 그대로 사용하여 본 발명의 일실시예를 설명한다.
우선, 본 발명의 일실시예에서는 p형 불순물 추가 이온주입 공정(p+ add implantation)시 PR strip 공정 후 진행되는 세정공정에서 BOE 를 사용하지 않고 SPM + SC-1 만을 이용하여 세정공정을 진행하였다.
여기서, SPM은 H2SO4 와 H2O2가 혼합된 화학제이며, BOE 는 HF 와 NH4F 로 구성된 완충산화막 식각제(Buffered Oxide Etchant : BOE)를 일컫는다. 그리고, SC-1 은 NH4OH 와 H2O2 와 순수(DI)를 포함하여 이루어진 세정액이다.
결과적으로 본 발명의 일실시예에서는, p형 불순물 추가 이온주입 공정(p+ add implantation)시 PR strip 공정 후 진행되는 세정공정에서 BOE를 사용하지 않기 때문에, 자연산화막이 잔류하게 되고 따라서, 보론의 외확산을 억제할 수 있어 p+ 콘택저항을 감소시킬 수 있었다.
표1은 p+ 추가 이온주입공정이 끝나고 이온주입에 사용된 포토레지스트를 제거한 후 수행되는 세정공정(이하에서는, 이러한 세정공정을 p+ add implantation PR strip Post Cleaning 이라고도 한다.)을 종래와 같은 SPM + BOE + SC-1 로 수행한 경우와 본 발명의 일실시예에 따라 SPM + SC-1 로 수행한 경우의 콘택저항을 서로 비교하여 도시한 표이다.
이때, SPM을 이용한 세정공정은 115 ∼ 125℃ 에서 수행되며, SC-1 를 이용한 세정공정은 상온에서 수행된다.
| p+ add implantation 후세정공정 | SPM+SC-1(본 발명) | SPM+BOE+SC-1(종래기술) | ||
| p+ 콘택저항 | 897 | 890 | 1629 | 1667 |
| n+ 콘택저항 | 431 | 430 | 425 | 417 |
표1에 도시된 내용 중에서 우선 p+ 콘택저항에 대해 설명하면 다음과 같다.
본 발명의 일실시예에 따라 SPM + SC-1 로 세정공정을 진행한 경우와 종래기술에 따라 SPM + BOE + SC-1 로 세정공정을 진행한 경우와 비교하여 보면, p+ 콘택저항의 경우 거의 750 Ω이상 차이가 나는 것을 알 수 있다. 즉, 본 발명의 일실시예에 따른 경우에 p+ 콘택저항이 750 Ω 정도 낮게 나타났다.
이때, n+ 콘택저항의 경우에는 세정공정의 레시피 차이에 따른 저항차이가 미미한 것을 알 수 있다.
따라서, p+ 콘택저항을 감소시키기 위해서는, 타 공정의 변화없이 p+ add implantation PR strip Post Cleaning 공정을 SPM + SC-1 로 진행하면 됨을 알 수 있다.
여기서, 세정공정의 레시피 차이에 따라 n+ 콘택저항의 차이가 미미한 이유는 다음과 같다. n+ 지역은 As(Arsenide)로 도핑된 지역으로, 이 지역은 p형 추가 이온주입 공정(p+ add implantation)이 수행되기 전에, 이미 소정의 열공정에 의해 도판트들의 외확산(out-diffusion)이 이루어졌으며, 또한 열공정에 의해 도판트들이 안정화 되어 있기 때문에, p+ add implantation PR strip Post Cleaning 공정의 공정변수가 본 발명의 일실시예에서와 같이 변하더라도 n+ 콘택저항은 변화가 없다.
이에, 본 발명에서는 도판트를 활성화시키기 위한 RTA 공정 이후에, 추가로 세정공정을 도입하여 n+ 콘택저항을 감소시켜 주었다.
표2는 RTA 공정 이후에 SPM + BOE + SC-1 순서로 세정공정을 진행한 경우와, RTA 공정 이후에 세정공정을 진행하지 않은 경우(표2에서 skip으로 표시)의 콘택저항을 비교하여 도시한 표이다. 또한, 표2에서는 p+ 콘택저항을 낮추기 위해서 p+ add implantation PR strip Post Cleaning 공정을 BOE 없이 진행하였다.(표2에서 SPM + SC-1 또는 SPM 으로 진행)
| p+ add implantation 후세정공정 | SPM+SC-1 | SPM | |||
| RTA 공정후 세정공정 | Skip | SPM+BOE+SC-1 | |||
| n+ 콘택저항 | 438 | 452 | 436 | 401 | 415 |
| p+ 콘택저항 | 861 | 834 | 839 | 947 | 971 |
표2를 참조하면, RTA 공정 이후에 세정공정을 진행하지 않는 경우와 RTA 공정이후에 SPM + BOE + SC-1 순서로 세정공정을 진행하는 경우를 비교하여 보면, 세정공정을 진행하는 쪽이 약 40Ω정도 낮은 n+ 콘택저항값을 갖고 있음을 알 수 있다.
이는, BOE 에 의해 잔류 산화막이 완전히 제거된 후에, SC-1 에 의해 표면 거칠기(ssurface roughness)가 증가하면서 n+ 콘택저항을 증가시키는 이물질들이 제거됨으로써 n+ 콘택저항이 감소하는 것으로 판단된다.
하지만, 전술한 바와같이 RTA 공정 이후에 SPM + BOE + SC-1 순서로 세정공정을 진행하는 경우에는, 표2에 도시된 바와같이 p+ 콘택저항 역시 증가하고 있는데, 이는 SC-1 에 의해 표면에 있는 보론이 완전히 제거되어 p+ 콘택저항이 증가되는 것으로 판단된다.
즉, RTA 공정 이후에 SPM + BOE + SC-1 순서로 세정공정을 진행하게 되면, BOE에 의해 산화막이 제거되어 표면이 노출되며, 그 이후에 SC-1가 사용되므로, SC-1 이 표면에 존재하는 보론을 제거하여 p+ 콘택저항이 증가하는 것으로 판단된다.
따라서, RTA 공정이후에 추가로 세정공정을 도입하되, 표2에 도시된 세정공정 레시피로는, n+ 콘택저항의 감소와 p+ 콘택저항의 감소를 동시에 얻을 수 없다.
이에, 본 발명의 일실시예에서는 RTA 공정 이후에 수행되는 세정공정으로, SPM + SC-1 순서 또는 SPM + SC-1 + BOE 순서의 세정공정을 적용하였다.
RTA 공정이후에 SPM + SC-1 순서로 세정공정을 진행하게 되면, SC-1 은 산화막을 제거하는 기능이 없으므로, 기판 표면이 노출되지 않으며, 따라서 기판 표면에 존재하는 보론 역시 SC-1 에 의해 제거되지 않으므로, p+ 콘택저항의 증가를 방지할 수 있다.
BOE 를 마지막 순서로 진행하는 즉, SPM + SC-1 + BOE 순서의 세정공정을 적용하는 경우에도, p+ 콘택저항의 증가를 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면 타 공정의 변화없이 세정공정의 변화만으로 콘택저항을 감소시킬 수 있으며 또한, 콘택저항을 저하시키는 공정변화에 의해 야기될 수 있는 수율의 감소를 최소화할 수 있어 안정된 반도체 소자 제조가 가능하다. 또한, 본 발명에서는 세정공정 1 step 만을 추가하면 되므로, 장비투자 비용을 최소화 할 수 있는 장점이 있다.
도1은 콘택저항 감소를 위해 추가적인 이온주입공정을 수행하는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
11 : 게이트 스택
12 : 스페이서
13 : 소스/드레인
14 : 층간절연막
15 : 포토레지스트
16 : p+ 추가 이온주입영역
Claims (6)
- p+ 콘택저항을 감소시키기 위한 p형 추가 이온주입을 위해 이온주입 마스크를 형성하는 단계;p형 추가 이온주입공정을 진행하는 단계;상기 이온주입 마스크를 제거하는 단계;상기 이온주입 마스크를 제거한 직후에 SPM + SC-1 순으로 세정공정을 진행하는 단계;상기 추가 이온주입된 p형 도판트의 활성화를 위한 열공정을 진행하는 단계; 및n+ 콘택저항을 감소시키기 위하여 상기 열공정 직후에 세정공정을 진행하는 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 n+ 콘택저항을 감소시키기 위한 세정공정을 진행하는 단계는,SPM + SC-1 순으로 세정공정을 진행하는 것을 특징으로 하는
- 제 1 항에 있어서,상기 n+ 콘택저항을 감소시키기 위한 세정공정을 진행하는 단계는,SPM + SC-1 + BOE 순으로 세정공정을 진행하는 것을 특징으로 하는
- 제 2 항 또는 제 3 항에 있어서,상기 SPM을 이용한 세정공정은 115 ∼ 125℃ 에서 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 SC-1을 이용한 세정공정은 상온에서 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 열공정은,RTA 공정인 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030093867A KR20050062874A (ko) | 2003-12-19 | 2003-12-19 | 새로운 세정공정을 이용한 콘택저항 감소방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030093867A KR20050062874A (ko) | 2003-12-19 | 2003-12-19 | 새로운 세정공정을 이용한 콘택저항 감소방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050062874A true KR20050062874A (ko) | 2005-06-28 |
Family
ID=37254780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030093867A KR20050062874A (ko) | 2003-12-19 | 2003-12-19 | 새로운 세정공정을 이용한 콘택저항 감소방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050062874A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783642B1 (ko) * | 2006-07-28 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
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- 2003-12-19 KR KR1020030093867A patent/KR20050062874A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783642B1 (ko) * | 2006-07-28 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| WITN | Withdrawal due to no request for examination |