KR20050055420A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 소자의 성능을 향상시키기 위한 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계; 상기 기판 상에 게이트 산화막 및 폴리실리콘막의 적층 구조로 이루어지는 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면에 Sb 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 게이트의 측면에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계; 상기 게이트 양측의 기판 표면에 B 이온주입을 실시하여 할로 영역을 형성하는 단계; 상기 결과물에 소오스/드레인 이온주입을 실시한 후, RTP 공정을 수행하여 소오스/드레인 접합층을 형성하는 단계; 및 상기 결과물에 대해 살리사이드 공정을 수행하여 상기 게이트 및 소오스/드레인 접합층의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 성능을 향상시키기 위한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라, 트랜지스터의 소오스와 드레인의 간격이 좁아지게 되고, 채널 길이도 작아지게 되었다. 이러한 현상들 때문에 야기되는 소자 구조적 한계요인, 즉, SCE(Short Channel Effect), HCE(Hot Carrier Effect) 및 GILD(Gate Induced Drain Leakage) 등에 의한 소자의 열화와 같은 문제점이 발생하게 된다.
이러한 문제점을 해결하고 충분한 트랜지스터의 특성을 얻기 위해서 소자 구조적 측면에서 여러가지 방안들이 제시되어 왔는데, 그 중에서도 LDD(Lightly Doped Drain) 구조가 상기와 같은 문제점을 가장 잘 해결할 수 있는 것으로 알려져 있어 현재 소자의 제조에 널리 이용되고 있다.
상기 LDD 구조를 갖는 종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 소자분리막(2)이 형성된 실리콘 기판(1) 상에 이온주입에 의한 웰(미도시)을 형성한 후, 상기 웰을 포함한 기판 상에 게이트 산화막(3) 및 폴리실리콘막(4)의 적층 구조로 이루어지는 게이트(5)를 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 게이트(5)의 양측의 실리콘 기판(1)의 표면에 LDD(Lightly Doped Drain) 및 할로(Halo) 이온주입을 차례로 실시하여 LDD 영역(6) 및 할로(Halo) 영역(7)을 형성한다.
여기서, 상기 LDD 이온주입 시에는 이온주입 소스(Source)로서 As를 이용하고, 상기 할로 이온주입 시에는 이온주입 소스로서 B를 이용한다. 한편, 상기 B 이온주입을 통해 형성된 상기 할로 영역(7)은 국부적으로 웰 농도를 증가시켜주는 역할을 하며, 이때, 상기 B 이온의 이온주입 도우즈(Dose)는 2.0E13~3.0E13 atoms/㎠로 한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 게이트(5)의 측면에 버퍼 산화막(Buffer Oxide)(8) 및 스페이서(Spacer)(9)를 차례로 형성한 후, 상기 버퍼 산화막(8)과 스페이서(9)를 포함한 게이트(5)를 마스크로 하여 소오스/드레인 이온주입을 실시한 후, 급속 열처리(Rapid Thermal Process ; 이하, RTP) 공정을 수행하여 소오스/드레인 접합층(10)을 형성한다.
그리고, 도 1d에 도시된 바와 같이, 상기 결과물에 대해 콘택 저항을 감소시키기 위한 살리사이드(Salicide) 공정을 수행하여, 상기 게이트(5) 및 소오스/드레인 접합층(10)의 표면에 선택적으로 실리사이드(Silicide)층(11)을 형성한다.
그러나, 종래의 기술에서는 상기 LDD 영역 형성을 위한 As 이온주입에 의해 실리콘 기판에 손상(Damage), 즉, 실리콘 기판내에 침입형(Interstitial) 결함이 발생되고, 이로인해, 상기 As 이온주입 후에 할로 영역 형성을 위한 B 이온주입 시에 상기 B 이온의 확산 속도가 증가된다. 이에, 상기 B 이온이 채널로 확산되어 임계전압(Vt)이 증가되고, 벌크 펀치스루 전류(Bulk Punch Through Current)가 감소되는 현상이 발생된다. 즉, 역 숏 채널 효과(Reverse Short Channel Effect) 등의 제어에 어려움이 따르게 되어 소자의 성능이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 실리콘 기판의 손상, 즉, 실리콘 기판 내의 침입형 결함 발생을 최소화시키고, 할로 영역의 이온주입 소스인 B 이온이 채널로 확산되는 것을 최소화시킴으로써, 임계전압의 증가 및 벌크 펀치스루 전류의 감소 등에 의한 역 숏 채널 효과(Reverse Short Channel Effect) 등을 개선시켜 소자의 성능을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계; 상기 기판 상에 게이트 산화막 및 폴리실리콘막의 적층 구조로 이루어지는 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면에 Sb 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 게이트의 측면에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계; 상기 게이트 양측의 기판 표면에 B 이온주입을 실시하여 할로 영역을 형성하는 단계; 상기 결과물에 소오스/드레인 이온주입을 실시한 후, RTP 공정을 수행하여 소오스/드레인 접합층을 형성하는 단계; 및 상기 결과물에 대해 살리사이드 공정을 수행하여 상기 게이트 및 소오스/드레인 접합층의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함한다.
여기서, 상기 Sb 이온주입 시에, 이온주입 에너지는 1~7KeV로 하고, 이온주입 도우즈는 5.0E14~2.0E15 atoms/㎠로 하고, 0~7˚의 틸트를 주며, 0~360˚의 트위스트를 준다. 그리고, 상기 B 이온주입 시에, 이온주입 에너지는 10~20KeV로 하고, 이온주입 도우즈는 2.0E13~5.0E13 atoms/㎠로 하며, 이때, 상기 이온주입 도우즈를 2회 및 4회중 어느 하나로 나누어서 진행하고, 7~30˚의 틸트를 주며, 0~360˚의 트위스트를 준다.
본 발명에 따르면, 상기 Sb 이온주입으로 실리콘 기판내의 침입형 결함 발생을 최소화시키고, 일부 발생된 상기 실리콘 기판내의 침입형 결함 농도를 스페이서 형성 시에 낮추어 줌으로써, 이후, B 이온이 채널로 확산되는 것을 최소화시킬 수 있다. 이에, 임계전압의 증가 및 벌크 펀치스루 전류의 감소 등에 의한 역 숏 채널 효과(Reverse Short Channel Effect) 등을 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 소자분리막(22)이 형성된 실리콘 기판(21) 상에 이온주입을 실시하여 웰(미도시)을 형성한 후, 상기 웰을 포함한 기판 상에 게이트 산화막(23) 및 폴리실리콘막(24)의 적층 구조로 이루어지는 게이트(25)를 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 게이트(25)의 양측의 실리콘 기판(21)의 표면에 Sb 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(26)을 형성한다. 여기서, 상기 LDD 영역(26)의 형성 시에, 이온주입 소스로서 종래의 As 이온 대신에 Sb 이온을 이용하는데, 그 이유는, 상기 Sb 이온이 상기 As에 비해 질량이 1.5배 이상 커서, 실리콘 기판의 손상(Damage), 즉, 실리콘 기판 내에 침입형(Interstitial) 결함이 발생되는 것을 최소화시킬 수 있기 때문이다.
이때, 상기 Sb 이온주입 시에, 이온주입 에너지(Energy)는 1~7KeV로 하고, 이온주입 도우즈(Dose)는 5.0E14~2.0E15 atoms/㎠로 하며, 0~7˚의 틸트(Tilt)를 주고, 0~360˚의 트위스트(Twist)를 준다.
그런다음, 도 2c에 도시된 바와 같이, 상기 게이트(25)의 측면에 버퍼 산화막(27) 및 스페이서(28)를 차례로 형성한 후, 상기 게이트(25)의 양측의 기판 표면에 B 이온주입을 실시하여 할로 영역(29)을 형성한다. 여기서, 상기 LDD 영역(26)의 형성 시, 일부 발생된 실리콘 기판 내의 침입형 결함의 농도는 상기 스페이서(28) 형성시 낮추어지므로, 상기 할로 영역(29)의 이온주입 소스인 B가 채널로 확산되는 것을 최소화시킬 수 있다.
이때, 상기 B 이온주입 시에, 이온주입 에너지는 10~20KeV로 하고, 이온주입 도우즈(Dose)는 2.0E13~5.0E13 atoms/㎠로 하며, 상기 이온주입 도우즈를 2회, 또는, 4회로 나누어서 진행한다. 그리고, 7~30˚의 틸트를 주고, 0~360˚의 트위스트를 준다.
그리고 나서, 상기 결과물에 소오스/드레인 이온주입을 실시한 후, RTP 공정을 수행하여 소오스/드레인 접합층(30)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물에 대해 콘택 저항을 감소시키기 위한 살리사이드 공정을 수행함으로써, 상기 게이트(25) 및 소오스/드레인 접합층(30)의 표면에 선택적으로 실리사이드(Silicide)층(31)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 상기 Sb 이온주입으로 실리콘 기판내의 침입형 결함 발생을 최소화시키고, 일부 발생된 상기 실리콘 기판내의 침입형 결함 농도를 스페이서 형성 시에 낮추어 줌으로써, 이후, B 이온이 채널로 확산되는 것을 최소화시킬 수 있다. 이에, 임계전압의 증가 및 벌크 펀치스루 전류의 감소 등에 의한 역 숏 채널 효과(Reverse Short Channel Effect) 등을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 LDD 영역 형성 시에, 종래에 이용하였던 As 이온보다 질량이 1.5배 이상 큰 Sb 이온을 이온주입하여 실리콘 기판내의 침입형(Interstitial) 결함 발생을 최소화시킬수 있다.
또한, B 이온주입을 스페이서 형성 후에 실시함으로써, 상기 Sb 이온주입 시에 일부 발생된 상기 실리콘 기판내의 침입형 결함 농도를 상기 스페이서 형성 시에 낮추어, 상기 B 이온이 채널로 확산되는 것을 최소화시킬 수 있다. 이에, 임계전압의 증가 및 벌크 펀치스루 전류의 감소 등에 의한 역 숏 채널 효과(Reverse Short Channel Effect) 등을 개선시켜 소자의 성능을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 폴리실리콘막
25 : 게이트 26 : LDD 영역
27 : 버퍼 산화막 28 : 스페이서
29 : 할로 영역 30 : 소오스/드레인 접합층
31 : 실리사이드층
Claims (10)
- 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계;상기 기판 상에 게이트 산화막 및 폴리실리콘막의 적층 구조로 이루어지는 게이트를 형성하는 단계;상기 게이트 양측의 기판 표면에 Sb 이온주입을 실시하여 LDD 영역을 형성하는 단계;상기 게이트의 측면에 버퍼 산화막 및 스페이서를 차례로 형성하는 단계;상기 게이트 양측의 기판 표면에 B 이온주입을 실시하여 할로 영역을 형성하는 단계;상기 결과물에 소오스/드레인 이온주입을 실시한 후, RTP 공정을 수행하여 소오스/드레인 접합층을 형성하는 단계; 및상기 결과물에 대해 살리사이드 공정을 수행하여 상기 게이트 및 소오스/드레인 접합층의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Sb 이온주입 시에, 이온주입 에너지는 1~7KeV로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Sb 이온주입 시에, 이온주입 도우즈는 5.0E14~2.0E15 atoms/㎠로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Sb 이온주입 시에, 0~7˚의 틸트를 주는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Sb 이온주입 시에, 0~360˚의 트위스트를 주는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 B 이온주입 시에, 이온주입 에너지는 10~20KeV로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 B 이온주입 시에, 이온주입 도우즈는 2.0E13~5.0E13 atoms/㎠로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 B 이온주입 시에, 상기 이온주입 도우즈를 2회 및 4회중 어느 하나로 나누어서 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 B 이온주입 시에, 7~30˚의 틸트를 주는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 B 이온주입 시에, 0~360˚의 트위스트를 주는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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- 2003-12-08 KR KR1020030088629A patent/KR20050055420A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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