KR20050052569A - 도핑 균일도를 향상시킨 캐패시터의 제조 방법 - Google Patents

도핑 균일도를 향상시킨 캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 종횡비 증가에 따른 PH3 도핑공정의 효율성 저하를 방지하고, 유전막 증착시 스토리지노드 표면에 저유전층이 형성되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 표면에 MPS 그레인이 성장된 스토리지노드를 형성하는 단계, 상기 스토리지노드에 플라즈마도핑법을 이용하여 인을 도핑시키는 단계, 상기 스토리지노드에 퍼니스에서 추가로 인을 도핑한 후에 인시튜로 질화처리하여 상기 스토리지노드 표면에 질화막을 형성하는 단계, 상기 질화막 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함한다.

Description

도핑 균일도를 향상시킨 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH IMPROVED DOPING UNIFORMITY}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2 O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드표면에 MPS(Meta stable-Poly Silicon) 또는 HSG(Hemi Spherical Grain)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법 등이 제안되었다.
이중 스토리지노드 표면에 MPS 또는 HSG를 성장시켜 스토리지노드의 유효 표면적을 넓힌 캐패시터에 관한 기술이 최근에 주로 연구되고 있다. MPS 캐패시터의 제조 방법으로는 비정질실리콘막으로 이루어진 스토리지노드를 형성한 후 실란(Silane, SiH4)계 가스를 시드(seed) 가스로 주입하고 진공 상태에서 이 시드 주위로 실리콘 원자를 이동(migration)시켜 MPS를 성장시키 방법이 알려져 있다. 이때, 시드 가스의 주입시간, 유량 및 온도, 실리콘 원자를 이동시키는 시간, 온도 및 압력은 물론 불순물의 도핑 농도에 따라 실리콘 원자의 이동 속도, 양이 달라져 결과적으로 성장되는 MPS의 크기, 양이 달라지게 된다.
현재는 셀과 셀 사이를 격리할 수 있는 한도내에서 캐패시터 구조의 내벽에만 MPS 기술을 접목시킨 이너(inner) 캐패시터 구조가 적용되고 있다.
이러한 종래의 방법에 따라 형성한 MPS 캐패시터의 구조가 도 1에 도시되어 있다.
도 1은 종래 기술에 따라 형성한 MPS 캐패시터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 종래 MPS 캐패시터는 반도체 기판(11) 상에 절연막(12)이 형성되고, 절연막(12)을 관통하는 콘택플러그(13)가 반도체 기판(11)에 연결되며, 표면의 전영역에 MPS 그레인(MPS Grain, 15)이 형성된 스토리지노드(14)가 콘택플러그(13)와 접한다. 그리고, 스토리지노드(14) 상에 유전막(16) 및 플레이트(17)가 형성된다.
그리고, 스토리지노드(14)는 식각배리어막(18)과 스토리지노드산화막(19)의 적층막에 의해 지지되고 있다.
도 1에서, MPS 그레인(15)이 형성된 스토리지노드(14)를 형성한 후에는 전도성 확보를 위해 PH3 도핑공정을 진행하여 스토리지노드(14)에 인(Phosphorous)을 도핑시킨다.
최근에, 0.13㎛ 이하의 회로선폭을 가지는 고집적 DRAM 소자를 개발함에 따라 셀크기가 줄어들고 캐패시터의 캐패시턴스를 확보하기 위해 스토리지노드의 높이를 증가시켜야만 하고, 이는 스토리지노드의 종횡비(Aspect ratio) 증가를 초래한다.
그러나, 이와 같이 스토리지노드의 종횡비가 증가하면 MPS 그레인이 형성된 스토리지노드에 진행하는 PH3 도핑공정의 효율성이 저하되어 인 도핑이 제대로 이루어지지 않아 소자동작시 하부전극에서 공핍층이 형성되어 캐패시턴스의 감소를 초래한다. 예컨대, 스토리지노드의 높이가 증가하면 PH3 도핑공정시 콘택플러그에 접하는 스토리지노드의 바닥부분까지 충분히 도핑하는 것이 어렵다.
또한, 종래 기술은 유전막 증착시 스토리지노드의 일부가 산화되어 SiO2와 같은 저유전층이 형성되어 캐패시턴스의 감소를 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 종횡비 증가에 따른 PH3 도핑공정의 효율성 저하를 방지하고, 유전막 증착시 스토리지노드 표면에 저유전층이 형성되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 표면에 MPS 그레인이 성장된 스토리지노드를 형성하는 단계, 상기 스토리지노드에 플라즈마도핑법을 이용하여 인을 도핑시키는 단계, 상기 스토리지노드에 퍼니스에서 추가로 인을 도핑한 후에 인시튜로 질화처리하여 상기 스토리지노드 표면에 질화막을 형성하는 단계, 상기 질화막 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 플라즈마도핑법을 이용하여 인을 도핑시키는 단계는, 1torr∼2torr의 압력하에서 300W∼450W의 플라즈마파워를 인가하고, PH3 가스를 300sccm∼450sccm의 유량으로 흘려주면서 70초∼140초동안 진행하는 것을 특징으로 하며, 상기 퍼니스에서 추가로 인을 도핑하는 단계는 600℃∼700℃의 공정온도와 5torr∼20torr의 압력하에서 PH3 가스를 100sccm∼200sccm의 유량으로 흘려주면서 1시간∼2시간동안 진행하는 것을 특징으로 하고, 상기 질화처리는 상기 퍼니스에서 650℃∼800℃의 온도와 5torr∼30torr의 압력하에서 NH3 가스를 1000sccm∼5000sccm의 유량으로 흘려주면서 30분∼120분동안 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 트랜지스터 등의 하부 구조가 형성된 반도체기판(21) 상에 층간절연막(22)을 형성하고, 반도체기판(21)의 불순물 영역과 스토리지노드를 전기적으로 연결하기 위한 콘택홀을 형성한 후, 여기에 도전성 물질을 적층하고 화학적기계적연마나 에치백으로 평탄화하여 콘택플러그(23)를 형성한다. 이어서, 전면에 식각배리어막(24)을 증착하고, 식각배리어막(24) 상에 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phoshporus Silicate Glass) 또는 USG(Undoped Silicate Glass)와 같은 스토리지노드산화막(Storagenode oxide)을 증착한다. 이때, 스토리지노드산화막은 15000Å∼30000Å 두께로 형성한다.
다음에, 스토리지노드산화막과 식각배리어막(24)을 순차적으로 식각하여 스토리지노드를 형성할 영역의 콘택플러그(23)를 노출시키는 스토리지노드간 분리막패턴(25)을 형성한다. 이때, 식각배리어막(24)은 스토리지노드간 분리막패턴(25)의 형성시 산화막의 식각을 정지시키는 막으로서, 스토리지노드간 분리막 패턴(25)과 식각선택비가 좋은, 예컨대 실리콘질화막(silicon nitride)으로 형성한다. 이와 같은 식각배리어막(24)은 높이가 높은 스토리지노드를 측면에서 지탱하는 역할을 하여 기계적인 강도 면에서는 더욱 뛰어난 스토리지노드를 얻을 수 있다.
한편, 식각배리어막(24)의 적층 순서는 바꿀 수도 있다. 즉, 층간절연막(22)과 식각배리어막(24)을 적층 형성하고, 콘택홀 및 콘택플러그(23)를 형성한 후, 전면에 스토리지노드간 분리막패턴(25)을 형성하기 위한 스토리지노드산화막을 형성할 수 있다.
도 2b에 도시된 바와 같이, 스토리지노드간 분리막패턴(25)을 포함한 전면에 불순물이 도핑된 제1비정질실리콘막(26a)과 불순물이 전혀 도핑되지 않은 제2비정질실리콘막(26b)을 인시튜로 연속해서 형성한다.
이렇게 불순물이 도핑된 제1비정질실리콘막(26a)과 불순물이 전혀 도핑되지 않은 제2비정질실리콘막(26b)을 인시튜로 형성하는 이유는, 불순물의 도핑 농도가 고농도인 비정질실리콘막에서는 실리콘 원자가 거의 이동되지 않아 실리콘그레인이 성장되지 않고 불순물이 도핑되지 않은 비정질실리콘막에서는 실리콘 원자가 빠르게 이동되어 실리콘그레인이 용이하게 성장되는 현상을 이용하기 위한 것이다. 즉, 불순물이 도핑된 제1비정질실리콘막(26a)은 이후에 스토리지노드의 실린더 형태의 골격을 이루는 외벽이 되고, 불순물이 도핑되지 않은 제2비정질실리콘막(26b)은 실린더 형태의 내벽에 형성되는 MPS 그레인으로 된다. 따라서, 이 MPS 그레인으로 되는 제2비정질실리콘막(26b)의 실리콘 원자가 거의 대부분 이동하여 MPS 그레인으로 성장하더라도 제1비정질실리콘막(26a)에서 실리콘 원자의 이동이 정지되어 스토리지노드의 골격을 이루도록 하기 위해서 제1비정질실리콘막(26a)의 도핑 농도를 높게 한다.
이와 같은 제1,2비정질실리콘막(26a, 26b) 인시튜 증착시, 제1비정질실리콘막(26a)에 도핑되는 불순물로는 인(P)을 사용할 수 있고, 제1비정질실리콘막(26a)의 증착과 동시에 인(P)을 도핑할 수 있다. 이때, 인(P)의 도핑 농도는 실리콘 소스가스 대비 인(P)을 함유한 불순물 소스가스의 유량을 조절함으로써 조절할 수 있는데, 실리콘 소스가스로는 실란(silane), 디실란(disilane), 트리실란(trisilane), 디클로로실란(dichlorosilane) 등 실란계 가스를 사용하고, 인을 함유한 불순물소스가스는 PH3 가스를 사용한다. 예컨대, 제1비정질실리콘막(26a)은 실란(SiH4) 가스와 PH3 가스를 이용하여 증착하고, 제2비정질실리콘막(26b)은 SiH4 가스만을 이용하여 증착한다.
그리고, 제1비정질실리콘막(26a)의 인(P) 도핑 농도는 실리콘 원자를 이동시키는 시간, 성장시킬 MPS 그레인의 크기 등을 고려하여 설정하는데, 본 발명은 SIMS를 이용하여 1E20∼3E21/cm3 정도의 도핑농도를 갖도록 한다. 이러한 1.0E20/cm3∼3E21cm3 정도의 인(P) 도핑 농도는 도핑부족에 의한 스토리지노드의 공핍(depletion)을 억제할 수 있는 도핑농도이다.
한편, 제1비정질실리콘막(26a)과 제2비정질실리콘막(26b)의 두께는 원하는 소자의 집적도나 스토리지노드의 높이, 폭 등에 따라 결정되는데, 본 발명에서는 각각 100Å∼300Å 정도로 한다. 그리고, 제1비정질실리콘막(26a)과 제2비정질실리콘막(26b)의 인시튜 증착시 증착온도는 500℃∼530℃를 유지하도록 하는데, 이는 530℃ 이상의 온도에서 실리콘막을 증착하면 비정질이 아닌 결정질의 형태를 갖기 때문이다. 결정질 실리콘막에서는 MPS 그레인을 성장시킬 수 없다.
도 2c에 도시된 바와 같이, 스토리지노드간 분리막패턴(25)의 상부에 형성된 제1비정질실리콘막(26a) 및 제2비정질실리콘막(26b)을 화학적기계적 연마나 에치백 등의 방법으로 제거하여 제1비정질실리콘막(26a)과 제2비정질실리콘막(26b)의 이중층으로 되는 실린더(26)를 형성한다. 여기서, 제1비정질실리콘막(26a) 및 제2비정질실리콘막(26b)을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더(26) 내부에 부착되는 등의 우려가 있으므로, 단차피복성이 좋은 예컨대, 포토레지스트로 실린더(26) 내부를 모두 채운 후에, 스토리지노드간 분리막패턴(25)이 노출될 때까지 연마 또는 에치백을 수행하고, 실린더(26) 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
도 2d에 도시된 바와 같이, 스토리지노드(26c)의 내벽에 MPS 그레인(26d)을 성장시킨다. 여기서, 스토리지노드(26c)는 제1비정질실리콘막(26a)가 결정질화된 것이고, MPS 그레인(26d)은 제2비정질실리콘막(26b)이 결정질화된 것이다.
MPS 그레인(26d)을 성장시키는 방법은, 제2비정질실리콘막(26b) 표면에 실란계 가스를 이용하여 실리콘시드를 형성한 후, 600℃∼650℃의 온도에서 어닐링하여 실리콘을 이동시키므로써 이루어진다. 즉, 불순물이 도핑되지 않은 제2비정질실리콘막(26b)이 MPS 그레인(26d)으로 성장한다.
이렇게 MPS 그레인(26d)을 성장시킬 때, 제1비정질실리콘막(26a)내 실리콘원자의 이동이 억제되는 반면 제2비정질실리콘막(26b)의 실리콘 원자는 이동하여 MPS그레인(26d)으로 성장되고, 아울러 600℃∼650℃의 어닐링에 의해 제1비정질실리콘막(26a)과 MPS 그레인(26b)이 결정질화된다. 이때, 특히 MPS 그레인(26b)의 크기를 크게 하기 위해, 제2비정질실리콘막(26b)의 실리콘 원자가 대부분 이동되어 MPS 그레인(26b)으로 성장하게 하면, 제2비정질실리콘막(26b)의 실리콘 원자가 대부분 소진되어 MPS 그레인(26d)으로 성장하고 성장된 MPS 그레인(26d)들의 사이사이에는 제1비정질실리콘막(26a)이 드러날 수 있다. 이렇게, 제2비정질실리콘막(26b)이 소진되어 MPS 그레인(26d)으로 성장하더라도 인(P)의 도핑 농도가 높은 제1비정질실리콘막(26a)에서는 실리콘 원자의 이동이 소량으로 억제되므로 최소한 제1비정질실리콘막(26a) 두께 만큼의 스토리지노드 골격이 유지된다.
이와 같이, 결정질화된 제1비정질실리콘막(26a)은 스토리지노드(26c)가 되고, 스토리지노드(26c) 표면에 MPS 그레인(26d)이 성장되는 구조가 형성된다.
도 2e에 도시된 바와 같이, 스토리지노드(26c) 및 MPS 그레인(26d)가 가져야 하는 전도성, 예컨대 스토리지노드(26c) 및 MPS 그레인(26d)의 인(P)의 도핑 농도를 확보하기 위해 PH3 도핑 공정을 진행한다.
PH3 도핑공정을 진행하기에 앞서 PH3 도핑공정의 도핑효율을 높이기 위해 HF 케미컬 내지 BOE 케미컬을 사용하여 MPS 그레인(26d)이 성장된 스토리지노드(26c) 표면을 세정한다.
상기한 PH3 도핑공정은 MPS 그레인(26d)에 인(P)을 도핑함과 동시에 이미 도핑이 이루어진 스토리지노드(26c) 내의 인(P)의 도핑 농도를 증가시키기 위한 것이다.
PH3 도핑 공정의 방법으로는 플라즈마 도핑법을 이용한다. 여기서, 플라즈마 도핑법은 챔버내에 PH3 가스의 플라즈마를 발생시켜 인을 도핑시키는 방법으로 도핑공정을 진행하는 것이며, 이때 플라즈마파워는 300W∼450W로 하고, PH3 가스의 유량은 300sccm∼450sccm로 하며, 압력은 1torr∼2torr로 하고, 도핑 시간은 70초∼140초로 한다.
상기한 바와 같은 플라즈마도핑법은 스토리지노드(26c)의 표면, 즉 불순물이 전혀 도핑되어 있지 않은 MPS 그레인(26d)에 인(P)을 물리적으로 도핑시키는 것으로, 스토리지노드(26c) 표면의 도핑농도는 충족시킬 수 있지만 콘택플러그(23)와 접하는 바닥부분의 도핑농도를 충족시키기에는 부족하다.
따라서, 본 발명은 후속 공정으로 퍼니스 도핑법(furnace)을 추가로 진행하므로써 콘택플러그(23)와 접하는 바닥부분까지 도핑을 충분히 시켜주어 스토리지노드(26c)의 전영역에 걸쳐 균일한 도핑농도를 갖도록 한다.
도 2f에 도시된 바와 같이, 추가 PH3 도핑공정으로서 퍼니스도핑법을 진행한다. 여기서, 퍼니스도핑법은 퍼니스(Furnace)를 이용한 열처리를 통해 도핑공정을 진행하는 것이며, 이때 공정온도는 600℃∼700℃으로 하고, PH3 가스의 유량은 100sccm∼200sccm로 하며, 압력은 5torr∼20torr로 하고, 도핑 시간은 1시간∼2시간으로 한다.
한편, 플라즈마도핑법을 진행하지 않고 바로 퍼니스도핑법을 진행하는 경우에는 콘택플러그(23)와 접하는 바닥부분까지 도핑농도를 충족시킬 수 있으나, 장시간의 열처리로 인해 스토리지노드(26c) 표면의 인(P)이 과다하게 확산하게 되면 요구되는 표면 농도를 얻을 수 없는 단점이 있다.
따라서, 본 발명에서는 플라즈마도핑법과 퍼니스도핑법이 갖고 있는 각각의 장점을 결합하여 PH3 도핑공정을 진행하므로써 스토리지노드(26c)의 전영역에 걸쳐 균일한 도핑농도를 갖도록 한다.
위와 같이, 플라즈마도핑법과 퍼니스도핑법을 결합한 PH3 도핑공정은, 표면 도핑농도를 확보하면서 콘택플러그(23)와 접하는 바닥부분의 도핑농도까지 충분히 균일하게 충족시킬 수 있으므로, 스토리지노드(26c)와 콘택플러그(23)간 콘택저항 확보 및 스토리지노드(26c)의 전도성 확보를 위해 가장 바람직한 방법이라 할 수 있다.
상기한 퍼니스도핑후에, PH3 가스의 공급을 중단하고 인시튜(insitu)로 질화(nitridation) 공정을 진행한다. 이때, 질화공정을 진행하는 이유는, 후속 유전막 증착시 스토리지노드(26c) 표면이 산화되는 것을 방지하기 위한 산화방지막(Oxidation barrier)을 형성하기 위한 것이다.
상기한 질화 공정시, NH3 가스를 1000sccm∼5000sccm의 유량으로 흘려주되, 공정온도는 650℃∼800℃으로 하고, 압력은 5torr∼30torr로 하고, 질화 시간은 30분∼120분으로 한다. 이와 같은 질화 공정후에 MPS 그레인(26c)이 성장된 스토리지노드(26c) 표면에는 실리콘질화막(Si3N4, 27)이 5Å∼15Å 두께로 형성된다.
도 2g는 인시튜 질화공정까지 완료된 구조를 도시하고 있다.
도 2g에 도시된 것처럼, 스토리지노드(26c) 표면 상부에 실리콘질화막(27)을 형성하면, 후속 유전막 증착시 스토리지노드(26c)에 과도하게 발생하는 산화층을 억제시켜주는 산화방지막 역할을 하여 캐패시턴스를 향상시킨다.
아울러, 실리콘질화막(27)이 스토리지노드(26c)에 도핑된 인(P)이 외확산(out-diffusion)되는 것을 방지하는 역할을 하고, 또한 퍼니스에서 650℃∼800℃의 온도로 질화공정을 진행함에 따라 도핑된 인의 활성화를 최적화시켜 소자동작시에 스토리지노드(26c)에서 공핍층이 발생하는 것을 최소화시킨다. 한편, 실리콘질화막(27)을 형성하지 않으면, 비록 플라즈마도핑법과 퍼니스도핑법에 의해 인을 충분히 도핑시켰다고 하더라도 후속 고온의 열공정시 도핑된 인(P)의 외확산이 발생하여 오히려 인(P)의 도핑농도를 감소시키는 결과를 초래한다.
따라서, 플라즈마 PH3 도핑, 퍼니스 PH3 도핑 및 인시튜 질화공정은 연속적으로 진행해야만 위에서 열거한 효과들을 얻을 수 있다.
다음으로, 도 2h에 도시된 바와 같이, 실리콘질화막(27)을 포함한 전면에 유전막(28)과 플레이트(29)를 순차적으로 형성한다.
유전막(28)은 Al2O3, HfO2 또는 Ta2O5 중에서 선택되고, 단차피복성이 좋고 저온공정이 가능한 원자층증착법(ALD)을 이용하여 30Å∼100Å 두께로 증착한다. 예컨대, Al2O3의 원자층증착방법은, 알루미늄소스인 TMA[Tri Methyl Aluminum, Al(CH3)3]를 0.1초∼5초간 플로우시켜 실리콘질화막(27) 표면에 흡착시킨 후, 원자층을 형성하는 TMA 이외의 미반응 TMA를 제거하기 위해 N2 가스를 0.1초∼5초간 플로우시킨다. 다음으로, 반응가스인 O3 가스를 0.1초∼5초간 플로우시켜 흡착된 TMA와의 반응을 유도하여 실리콘질화막 표면상에 Al2O3 원자층이 형성되도록 한다. 다음으로, 미반응 O3 가스 및 반응부산물을 제거하기 위해 N2 가스를 0.1초∼5초간 플로우시킨다. 상기한 바와 같은 TMA 소스 공급, 퍼지, O3 가스 공급 및 퍼지의 과정을 반복적으로 실시하여 원하는 두께의 Al2O3를 증착한다.
유전막(28) 증착후에는 막내 불순물 제거를 통한 막질 향상을 위해 N2 분위기에서 RTP(Rapid Thermal Process)나 퍼니스를 이용하여 열처리한다. 이때, RTP 열처리는 500℃∼750℃의 온도와 50torr∼760torr의 압력하에서 10분∼60분동안 실시하며, 퍼니스 열처리는 500℃∼800℃의 온도와 50torr∼760torr의 압력하에서 10초∼30초동안 실시한다.
다음으로, 플레이트(29)는 도핑된 폴리실리콘을 1500Å∼3000Å 두께로 형성하여 SIS(Silicon Insulator Silicon) 캐패시터를 형성하거나, TiN(200Å∼500Å)과 도핑된 폴리실리콘(1500Å∼3000Å)의 적층막으로 형성하여 MIS(Metal Insulator Silicon) 캐패시터를 형성할 수 있다.
전술한 실시예에서는 콘케이브 형태의 캐패시터에 대해 설명하였으나, 본 발명은 실린더 형태의 캐패시터 제조시에도 적용가능하다.
예컨대, 플라즈마도핑법을 이용한 PH3 도핑공정을 완료한 후에, 스토리지노드산화막(25)을 HF 또는 BOE 용액을 이용하여 습식제거하고, 계속해서 퍼니스도핑법을 이용한 PH3 도핑 공정 및 인시튜 질화 공정을 진행한다. 후속 공정으로, 유전막(28) 및 플레이트(29)를 형성한다.
도 3은 스토리지노드내 인의 농도프로파일을 관찰한 결과이다. 예컨대, 스토리지노드의 골격을 형성하는 도우프드 비정질실리콘막을 100Å, MPS 그레인을 형성하는 언도우프드 비정질실리콘막을 300Å, MPS 그레인과 접하는 유전막으로서 Al2O3를 40Å 두께로 형성한 경우의 결과이다. 그리고, 커브C1는 700℃/5torr/PH3 300sccm/N2 400sccm/2시간 조건으로 퍼니스도핑한후 NH3 분위기에서 725℃/20torr/NH3 500sccm/1시간 조건으로 어닐링한 결과이고, 커브 C2는 700℃/5torr/PH3 100sccm/N2 400sccm/2시간 조건으로 퍼니스도핑한 결과이며, 커브C3는 300W/PH3 300sccm/1torr/70초 조건으로 플라즈마도핑한 결과이고, 커브 C4은 450W/PH3 450sccm/2torr/70초 조건으로 플라즈마도핑한 결과이다.
도 3에 나타난 바와 같이, 퍼니스도핑법을 사용한 커브C1과 커브C2는 스토리지노드와 유전막 계면에서 가장 높은 인농도를 유지하고 있고, 스토리지노드 내부로 들어갈수록 인 도핑농도가 현저히 떨어지는 특성을 나타내고 있다.
반면에 플라즈마도핑법을 적용한 커브C3와 커브C4는 스토리지노드 내부의 전체 인도핑농도수준은 퍼니스도핑법의 경우보다 5E20/cm3∼6E20/cm3 정도 높게 나타났다.
하지만, 도핑된 인의 피크(peak) 농도는 4.2E21/cm3∼4.3E21/cm3 수준으로 퍼니스도핑법과 동일한 수준으로 나타내고, 이 피크농도가 스토리지노드 내부 80Å∼120Å 지점에 존재하였다.
이렇게 피크 농도가 스토리지노드 내부에 존재하여 유전막과의 계면에서의 인농도가 떨어지면 캐패시터의 공핍을 증가시키는 문제를 일으키게 된다.
따라서, 본 발명에서는 플라즈마도핑법과 퍼니스도핑법을 혼합하여 연속으로 진행하므로써, MPS 그레인이 성장된 스토리지노드(26c)의 전체 인 농도를 높임과 동시에 유전막과 접하는 스토리지노드(26c) 표면의 MPS 그레인(26d)의 균일한 인농도를 1E21/cm3 이상으로 높게 유지시킬 수 있다. 이로써 MPS 그레인(26d)이 성장된 스토리지노드(26c)와 콘택플러그(23)간 콘택저항을 확보하면서 스토리지노드(26c)의 전영역의 전도성을 충분히 확보할 수 있다.
그리고, 본 발명을 적용하여 95㎚ 소자에서 전기적 특성을 평가한 결과, 캐패시턴스가 3fF/cell 이상 증가하는 효과를 얻었고, 이처럼 캐패시턴스를 3fF/cell을 향상시킨 것은 유효산화막두께(Tox)로 환산하면 4Å을 감소시키는 것과 동일한 효과이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 스토리지노드의 산화 감소 및 인의 도핑극대화에 따른 전체적인 캐패시턴스 향상의 효과와 캐패시턴스변화량 감소를 통해 캐패시턴스가 향상되는 효과를 얻을 수 있다.
도 1은 종래 기술에 따라 형성한 MPS 캐패시터의 구조를 도시한 도면,
도 2a 내지 도 2h는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 3은 스토리지노드내 인의 농도프로파일을 관찰한 결과.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 콘택플러그 24 : 식각배리어막
25 : 스토리지노드산화막 26c : 스토리지노드
26d : MPS 그레인 27 : 실리콘질화막
28 : 유전막 29 : 플레이트

Claims (5)

  1. 표면에 MPS 그레인이 성장된 스토리지노드를 형성하는 단계;
    상기 스토리지노드에 플라즈마도핑법을 이용하여 인을 도핑시키는 단계;
    상기 스토리지노드에 퍼니스에서 추가로 인을 도핑한 후에 인시튜로 질화처리하여 상기 스토리지노드 표면에 질화막을 형성하는 단계;
    상기 질화막 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마도핑법을 이용하여 인을 도핑시키는 단계는,
    1torr∼2torr의 압력하에서 300W∼450W의 플라즈마파워를 인가하고, PH3 가스를 300sccm∼450sccm의 유량으로 흘려주면서 70초∼140초동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제1항에 있어서,
    상기 퍼니스에서 추가로 인을 도핑하는 단계는,
    600℃∼700℃의 공정온도와 5torr∼20torr의 압력하에서 PH3 가스를 100sccm∼200sccm의 유량으로 흘려주면서 1시간∼2시간동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제1항에 있어서,
    상기 질화처리는,
    상기 퍼니스에서 650℃∼800℃의 온도와 5torr∼30torr의 압력하에서 NH3 가스를 1000sccm∼5000sccm의 유량으로 흘려주면서 30분∼120분동안 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제4항에 있어서,
    상기 질화처리에 의해 실리콘질화막이 5Å∼15Å 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
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