KR20050048906A - 시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 전압기준 클럭 발생 회로 및 방법 - Google Patents

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Abstract

시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 전압 기준 클럭 발생 회로 및 방법이 개시된다. 본 발명의 실시예에 따른 전압 기준 클럭 발생 회로는 카운터, 분주 결정부, 제어부 및 전압 기준 클럭 발생부를 구비한다. 카운터는 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 한다. 분주 결정부는 상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하고 상기 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값을 결정한다. 제어부는 상기 제 1 내지 제 n 포인트 값에 응답하여 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값에 도달할 때마다 제어 펄스를 발생한다. 전압 기준 클럭 발생부는 리셋 신호에 응답하여 리셋 되고 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 출력한다. 본 발명에 따른 전압 기준 클럭 발생 회로 및 전압 기준 클럭 발생 방법은 구동 전압의 기준이 되는 전압 기준 클럭을 오실레이터를 이용하지 아니하고 시스템 클럭을 이용하여 발생시켜 전압 기준 클럭과 시스템 클럭을 서로 동기 시킴으로써 패널에 디스플레이 되는 영상에 잡음이 발생하는 것을 방지하는 장점이 있다.

Description

시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 전압 기준 클럭 발생 회로 및 방법{Voltage reference clock generating circuit capable of generating voltage reference clock synchronized with system clock and method thereof}
본 발명은 패널 구동 드라이버에 관한 것으로서, 특히 구동 전압의 기준 클럭으로 사용되는 전압 기준 클럭이 시스템 클럭에 동기 되도록 제어하는 패널 구동 드라이버 및 방법에 관한 것이다.
도 1은 종래의 LCD(Liquid Crystal Display) 패널 구동 시스템을 설명하는 블록도이다.
도 1을 참조하면, 종래의 LCD 패널 구동 시스템(100)은 LCD 패널(110), 구동 드라이버(120), CPU(160) 및 그래픽 프로세서(150)를 구비한다. CPU(160)는 LCD 패널(110) 및 구동 드라이버(120)를 제어하기 위한 제어 신호(EXCTRLS)를 그래픽 프로세서(150)로 인가한다.
그래픽 프로세서(150)는 CPU(160)에서 출력되는 제어 신호(EXCTRLS)에 응답하여 LCD 패널(110) 구동을 위한 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC), 데이터(DATA) 및 시스템 클럭(DOTCLK)을 구동 드라이버(120)로 인가한다.
타이밍 컨트롤러(125)는 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC), 데이터(DATA) 및 시스템 클럭(DOTCLK)을 수신하고 전압 제어부(130), 스캔 라인 드라이빙 회로(140) 및 데이터 라인 드라이빙 회로(145)의 동작 타이밍을 제어한다.
스캔 라인 드라이빙 회로(140)는 타이밍 컨트롤러(125)로부터 게이트 신호(GS)를 수신하여 LCD 패널(110)의 게이트 라인을 제어하는 게이트 라인 제어 신호(G1 ~ Gm)를 발생한다.
데이터 라인 드라이빙 회로(145)는 타이밍 컨트롤러(125)로부터 데이터(DATA)를 수신하고 LCD 패널(110)로 인가한다. 이때 데이터(DATA)는 시스템 클럭(DOTCLK)에 동기 되어 LCD 패널(110)로 인가된다.
오실레이터(135)는 전압 제어부(130)를 제어하는 전압 기준 클럭(DCCLK)을 발생한다. 전압 제어부(130)는 오실레이터(135)로부터 발생되는 전압 기준 클럭(DCCLK)에 응답하여 구동 전압(DCV)을 발생한다.
구동 전압(DCV)은 타이밍 컨트롤러(125), 스캔 라인 드라이빙 회로(140) 및 데이터 라인 드라이빙 회로(145)를 구동하는 전원으로 사용된다.
전압 제어부(130)는 데이터(DATA)의 레벨을 결정하는 기준 전압으로 사용되는 레벨 기준 전압(VCOM)을 타이밍 컨트롤러(125)로부터 수신하여 레벨 기준 전압(VCOM)의 전압 레벨을 승압 시킨 후 LCD 패널(110)로 인가한다.
구동 드라이버(120)의 동작 모드에는 CPU(160)와 직접 인터페이스 하는 CPU 인터페이스 모드와 그래픽 프로세서(150)와 직접 인터페이스 하는 비디오(video) 인터페이스 모드가 있다.
최근의 구동 드라이버(120)는 CPU(160)로의 직접 접근(access) 부담을 줄이고 다양한 이미지 기능(image function)을 구현하며 또한 동영상 재생 시 CPU 인터페이스 모드에서 발생될 수 있는 티어링(tearing) 현상으로 인한 저 화질 문제 등의 이유로 그래픽 프로세서(150)와 직접 인터페이스 하는 비디오(video) 인터페이스 모드가 이동 통신용 디스플레이 장치에 많이 이용되고 있다.
도 1의 구동 드라이버(120)는 그래픽 프로세서(150)와 직접 인터페이스 하는 비디오 인터페이스 모드로 동작하는 구동 드라이버를 나타낸다.
구동 드라이버(120)가 비디오 인터페이스 모드로 동작하는 경우, 데이터(DATA)의 업데이트(update), 게이트 라인 스캐닝(gate line scanning) 등의 동작은 외부의 시스템 클럭(DOTCLK)에 동기 되어 수행되나 구동 전압(DCV)의 승압은 구동 드라이버(120) 자체에 내장되어 있는 오실레이터(135)에서 발생되는 전압 기준 클럭(DCCLK)을 이용하여 수행된다.
그런데 구동 전압(DCV)의 승압에 사용되는 전압 기준 클럭(DCCLK)은 시스템 클럭(DOTCLK)과 비동기이다. 따라서 구동 전압(DCV)의 발생시의 잡음 등이 타이밍 컨트롤러(125)에서 발생되는 레벨 기준 전압(VCOM)에 영향을 미치거나 또는 데이터 라인 드라이빙 회로(145)에서 출력되는 데이터(DATA)에 영향을 미쳐 LCD 패널(110)에 디스플레이 되는 영상에 잔물결 현상을 발생시키는 문제가 있다.
도 2는 구동 드라이버가 CPU 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 전압 기준 클럭을 설명하는 도면이다.
도 3은 구동 드라이버가 CPU 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 레벨 기준 전압의 파형을 설명하는 도면이다.
도 1은 비디오 인터페이스 모드로 동작하는 구동 드라이버(120)를 설명하고 있으나 도 1을 참고하여 설명한다. CPU 인터페이스 모드로 동작하는 구동 드라이버는 오실레이터에서 만들어지는 클럭(OSC)이 시스템 클럭(DOTCLK)으로 사용된다.
따라서, 전압 기준 클럭(DCCLK)은 오실레이터(135)로부터 출력되는 클럭이므로 오실레이터(135)에서 만들어지는 클럭(OSC)에 동기 되는 것을 알 수 있다.(도 2 참조) 타이밍 컨트롤러(125)는 시스템 클럭(DOTCLK)에 동기 되어 작동하므로 레벨 기준 전압(VCOM) 역시 시스템 클럭(DOTCLK)에 동기 된다.
구동 드라이버가 CPU 인터페이스 모드로 동작하는 경우 시스템 클럭(DOTCLK)은 오실레이터(135)에서 만들어지므로 결국, 레벨 기준 전압(VCOM)과 오실레이터(135)에서 만들어지는 클럭(OSC)은 서로 동기 된다. 이는 도 3에서 알 수 있다.
즉, CPU 인터페이스 모드로 동작하는 구동 드라이버는 오실레이터(135)에서 만들어지는 클럭(OSC)과 전압 기준 클럭(DCCLK) 및 레벨 기준 전압(VCOM)이 서로 동기 된다.
도 4는 구동 드라이버가 비디오 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 전압 기준 클럭을 설명하는 도면이다.
도 5는 구동 드라이버가 비디오 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 레벨 기준 전압의 파형을 설명하는 도면이다.
도 1 및 도 4, 도 5를 참조하면, 전압 기준 클럭(DCCLK)은 오실레이터(135)로부터 출력되는 클럭이므로 오실레이터(135)에서 만들어지는 클럭(OSC)에 동기 되는 것을 알 수 있다.(도 4 참조)
타이밍 컨트롤러(125)는 시스템 클럭(DOTCLK)에 동기 되어 작동하므로 레벨 기준 전압(VCOM) 역시 시스템 클럭(DOTCLK)에 동기 된다. 구동 드라이버가 비디오 인터페이스 모드로 동작하는 경우 시스템 클럭(DOTCLK)과 오실레이터(135)에서 만들어지는 클럭(OSC)는 서로 동기 되지 아니한다. 따라서 오실레이터(135)에서 만들어지는 클럭(OSC)과 레벨 기준 전압(VCOM)은 서로 동기 되지 아니한다.
즉, 비디오 인터페이스 모드로 동작하는 구동 드라이버(120)는 전압 기준 클럭(DCCLK)과 레벨 기준 전압(VCOM)이 서로 동기 되지 아니한다.(도 5참조)
따라서 전압 기준 클럭(DCCLK)에 응답하여 구동 전압(DCV)이 발생될 경우 발생되는 잡음 등이 타이밍 컨트롤러(125)에서 발생되는 레벨 기준 전압(VCOM)에 영향을 미치게 되어 LCD 패널(110)에 디스플레이 되는 영상에 잔물결 현상을 발생시키는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 전압 기준 클럭 발생 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 기준 클럭 발생 회로를 구비하는 구동 드라이버를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는 시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 전압 기준 클럭 발생 회로는 카운터, 분주 결정부, 제어부 및 전압 기준 클럭 발생부를 구비한다.
카운터는 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 한다. 분주 결정부는 상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하고 상기 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값을 결정한다.
제어부는 상기 제 1 내지 제 n 포인트 값에 응답하여 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값에 도달할 때마다 제어 펄스를 발생한다. 전압 기준 클럭 발생부는 리셋 신호에 응답하여 리셋 되고 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 출력한다.
상기 분주 결정부는 레지스터 및 분주부를 구비한다.
레지스터는 상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장한다. 분주부는 상기 제 1 내지 제 n 포인트 값을 결정한다.
상기 제어부는 비교부 및 제어 펄스 발생부를 구비한다.
비교부는 상기 카운터에서 출력되는 시스템 클럭의 클럭 수와 상기 제 1 내지 제 n 포인트 값이 일치되면 제어 신호를 활성화시킨다. 제어 펄스 발생부는 활성화된 상기 제어 신호에 응답하여 상기 제어 펄스를 발생한다.
상기 카운터는 상기 수평 동기 신호에 응답하여 리셋 되고 상기 시스템 클럭을 수신하여 상기 시스템 클럭의 클럭 수를 계수 한다.
상기 전압 기준 클럭 발생부는 출력 단의 출력을 반전시키는 인버터 및 상기 리셋 신호에 응답하여 리셋 되고 상기 인버터 출력이 입력 단으로 인가되며 상기 제어 펄스에 응답하여 상기 전압 기준 클럭을 출력하는 플립플롭을 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 시스템 클럭에 동기 되는 전압 기준 클럭 발생 방법은, 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 하는 단계, 상기 계수 된 시스템 클럭의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정하는 단계, 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일한지를 판단하는 단계, 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일하면 제어 펄스를 발생하는 단계 및 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 발생하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 전압 기준 클럭 발생 회로는 카운터, 분주 결정부, 제어부 및 전압 기준 클럭 발생부를 구비한다.
카운터는 패널의 하나의 라인마다 한번씩 활성화되는 수평 동기 신호에 응답하여 리셋 되고 시스템 클럭을 수신하여 상기 시스템 클럭의 클럭 수를 계수 한다.
분주 결정부는 상기 카운터에서 출력되는 클럭 수를 저장하고 상기 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정한다. 제어부는 상기 카운터의 출력을 수신하고 상기 카운터의 출력과 상기 제 1 내지 제 n 포인트 값이 동일할 때마다 제어 펄스를 발생한다.
전압 기준 클럭 발생부는 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 패널의 구동 드라이버의 시스템 클럭에 동기 되는 전압 기준 클럭 발생 방법은 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 필요한지를 결정하는 단계, 상기 시스템 클럭을 상기 구동 드라이버로 인가하는 단계, 상기 시스템 클럭의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정하는 단계, 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일한지를 판단하는 단계 및 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일할 때마다 논리 레벨이 반전되는 전압 기준 클럭을 발생하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 구동 드라이버는 타이밍 컨트롤러 및 전압 제어부를 구비한다.
타이밍 컨트롤러는 수평 동기 신호, 시스템 클럭 및 데이터를 수신하고 상기 데이터를 상기 시스템 클럭에 동기 시켜 출력하고 상기 시스템 클럭에 동기 되는 전압 기준 클럭을 발생한다.
전압 제어부는 상기 전압 기준 클럭에 응답하여 구동 전압을 발생한다. 상기 카이밍 컨트롤러는 상기 전압 기준 클럭을 발생하는 전압 기준 클럭 발생 회로를 구비한다.
상기 구동 드라이버는 스캔 라인 드라이빙 회로 및 데이터 라인 드라이빙 회로를 더 구비한다. 스캔 라인 드라이빙 회로는 상기 타이밍 컨트롤러에서 출력되는 게이트 신호에 응답하여 패널의 게이트 라인을 제어하는 게이트 라인 제어 신호를 발생한다.
데이터 라인 드라이빙 회로는 상기 타이밍 컨트롤러에서 출력되는 상기 데이터를 수신하여 상기 패널로 인가한다. 상기 타이밍 컨트롤러, 상기 스캔 라인 드라이빙 회로 및 상기 데이터 라인 드라이빙 회로는 상기 구동 전압에 의해서 동작된다.
상기 전압 기준 클럭 발생 회로는 카운터, 분주 결정부, 제어부 및 전압 기준 클럭 발생부를 구비한다.
카운터는 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 한다. 분주 결정부는 상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하고 상기 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값을 결정한다.
제어부는 상기 제 1 내지 제 n 포인트 값에 응답하여 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값에 도달할 때마다 제어 펄스를 발생한다. 전압 기준 클럭 발생부는 리셋 신호에 응답하여 리셋 되고 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 상기 전압 기준 클럭을 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 실시예에 따른 구동 드라이버를 구비하는 패널 구동 시스템을 설명하는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 구동 드라이버(600)는 타이밍 컨트롤러(625) 및 전압 제어부(630)를 구비한다.
타이밍 컨트롤러(625)는 수평 동기 신호(H_SYNC), 시스템 클럭(DOTCLK) 및 데이터(DATA)를 수신하고 데이터(DATA)를 시스템 클럭(DOTCLK)에 동기 시켜 출력하고 시스템 클럭(DOTCLK)에 동기 되는 전압 기준 클럭(DCCLK)을 발생한다.
전압 제어부(630)는 전압 기준 클럭(DCCLK)에 응답하여 구동 전압(DCV)을 발생한다. 그리고 타이밍 컨트롤러(625)는 전압 기준 클럭(DCCLK)을 발생하는 전압 기준 클럭 발생 회로(미도시)를 구비한다.
구동 드라이버(600)는 스캔 라인 드라이빙 회로(640) 및 데이터 라인 드라이빙 회로(645)를 더 구비한다. 스캔 라인 드라이빙 회로(640)는 타이밍 컨트롤러(625)에서 출력되는 게이트 신호(GS)에 응답하여 패널(610)의 게이트 라인을 제어하는 게이트 라인 제어 신호(G1 ~ Gm)를 발생한다.
데이터 라인 드라이빙 회로(645)는 타이밍 컨트롤러(625)에서 출력되는 데이터(DATA)를 수신하여 패널(610)로 인가한다. 타이밍 컨트롤러(625), 스캔 라인 드라이빙 회로(640) 및 데이터 라인 드라이빙 회로(645)는 구동 전압(DCV)에 의해서 동작된다.
도 6의 패널 구동 시스템(600)의 구동 드라이버(600)는 그래픽 프로세서(650)와 직접 인터페이스 하므로 비디오 인터페이스 모드로 동작한다.
도 6의 구동 드라이버(600)는 종래 기술의 문제점인 오실레이터(미도시)로부터 발생되는 전압 기준 클럭(DCCLK)이 시스템 클럭(DOTCLK)과 동기 되지 않음으로 인하여 패널(610)에 잡음이 발생하는 점을 해결하기 위하여 시스템 클럭(DOTCLK)으로부터 전압 기준 클럭(DCCLK)을 발생시킨다.
즉, 시스템 클럭(DOTCLK)을 분주 시켜 전압 기준 클럭(DCCLK)을 발생시킴으로써 전압 기준 클럭(DCCLK)을 시스템 클럭(DOTCLK)에 동기 시킨다. 이를 위하여 타이밍 컨트롤러(625)의 전압 기준 클럭 발생 회로(미도시)는 카운터(미도시), 분주 결정부(미도시), 제어부(미도시) 및 전압 기준 클럭 발생부(미도시)를 구비한다.
도 6의 패널 구동 시스템(600)의 타이밍 컨트롤러(625) 이외의 회로들 즉, CPU(660), 그래픽 프로세서(650), LCD 패널(610), 스캔 라인 드라이빙 회로(640), 데이터 라인 드라이빙 회로(645) 및 전압 제어부(630)의 동작은 종래의 패널 구동 시스템(100)의 대응되는 회로들의 동작과 동일하므로 타이밍 컨트롤러(625)의 동작에 대해서만 설명한다.
도 7은 도 6의 전압 기준 클럭 발생 회로를 설명하는 블록도이다.
카운터(710)는 수평 동기 신호(H_SYNC)와 다음 수평 동기 신호(H_SYNC) 사이의 구간동안 시스템 클럭(DOTCLK)이 몇 개 존재하는 지를 계수 한다. 분주 결정부(720)는 수평 동기 신호(H_SYNC)와 다음 수평 동기 신호(H_SYNC) 사이의 구간동안 존재하는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)를 저장하고 클럭 수(NUMCLK)를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값(PV1 ~ PVn)을 결정한다.
제어부(740)는 제 1 내지 제 n 포인트 값(PV1 ~ PVn)에 응답하여 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 1 내지 제 n 포인트 값(PV1 ~ PVn)에 도달할 때마다 제어 펄스(PUL_CTRL)를 발생한다. 전압 기준 클럭 발생부(760)는 리셋 신호(RST)에 응답하여 리셋 되고 제어 펄스(PUL_CTRL)가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭(DCCLK)을 출력한다.
도 8은 도 7의 전압 기준 클럭 발생 회로의 동작을 설명하는 타이밍도이다.
도 9는 도 6의 타이밍 컨트롤러에서 발생되는 레벨 기준 전압과 전압 기준 클럭의 파형을 설명하는 도면이다.
도 10은 본 발명의 실시예에 따른 전압 기준 클럭 발생 방법을 설명하는 플로우 차트이다.
이하 도 6 내지 도 10을 참조하여 본 발명의 실시예에 따른 패널 구동 드라이버 및 전압 기준 클럭 발생 회로(VRCG)의 동작이 상세히 설명된다.
수평 동기 신호(H_SYNC)와 다음 수평 동기 신호(H_SYNC) 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 한다.(1010 단계)
수평 동기 신호(H_SYNC)는 패널(610)의 하나의 수평 라인마다 한번씩 활성화된다. 따라서 임의의 수평 동기 신호(H_SYNC)와 그 다음 수평 동기 신호(H_SYNC) 사이에 시스템 클럭(DOTCLK)이 몇 개 존재하는 지를 계수 하는 것은 패널(610)의 하나의 수평 라인에 시스템 클럭(DOTCLK)이 몇 개 존재하는지를 계수 하는 것과 동일하다.
1010 단계는 도 7의 카운터(710)의 동작에 대응된다. 수평 동기 신호(H_SYNC)와 그 다음 수평 동기 신호(H_SYNC) 사이에 존재하는 시스템 클럭(DOTCLK)의 수를 계수 하려면 카운터(710)는 수평 동기 신호(H_SYNC)에 응답하여 리셋 되고 시스템 클럭(DOTCLK)을 수신하여 시스템 클럭(DOTCLK)의 클럭 수를 계수 한다.
패널(610)의 하나의 수평 라인에 224 개의 시스템 클럭(DOTCLK)이 존재한다고 가정한다. 그러면 수평 동기 신호(H_SYNC)를 리셋 신호로서 이용하고 시스템 클럭(DOTCLK)의 클럭 수를 계수하는 카운터(710)는 패널의 매 수평 라인마다 224 까지 계수 하는 카운터가 될 것이다.(도 8 참조)
계수 된 시스템 클럭(DOTCLK)의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값(PV1 ~ PVn)을 결정한다.(1020 단계) 1020 단계는 분주 결정부(720)의 동작에 대응된다.
분주 결정부(720)는 수평 동기 신호(H_SYNC)와 수평 동기 신호(H_SYNC) 사이의 구간동안 존재하는 시스템 클럭(DOTCLK)의 클럭 수를 저장하고 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값(PV1 ~ PVn)을 결정한다.
분주 결정부(720)는 레지스터(725) 및 분주부(730)를 구비한다.
레지스터(725)는 수평 동기 신호(H_SYNC)와 다음 수평 동기 신호(H_SYNC) 사이의 구간동안 존재하는 시스템 클럭(DOTCLK)의 클럭 수를 저장한다. 카운터(710)는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)를 계수 하여 계수 된 클럭 수(NUMCLK)를 레지스터(725)로 출력한다.
그리고 레지스터(725)에는 카운터(710)에서 계수 된 클럭 수(NUMCLK)의 최종 값이 저장된다. 위에서 든 가정에 따르면 레지스터(725)에는 224가 저장될 것이다.
분주부(730)는 제 1 내지 제 n 포인트 값(PV1 ~ PVn)을 결정한다. 제 1 내지 제 n 포인트 값(PV1 ~ PVn)은 패널(610)의 하나의 수평 라인에 존재하는 시스템 클럭(DOTCLK)의 총 클럭 수(T_NUMCLK)를 n 등분 한 값이다. n은 시스템 클럭(DOTCLK)의 주파수를 고려하여 설계자가 설정한다. n이 클수록 전압 기준 클럭(DCCLK)의 주파수는 빨라진다.
패널(610)의 하나의 수평 라인에 존재하는 시스템 클럭(DOTCLK)의 총 클럭 수(T_NUMCLK)가 n으로 정확히 나누어지지 아니하여도 무방하다. 시스템 클럭(DOTCLK)의 총 클럭 수(T_NUMCLK)를 대략 n 등분한다.
예를 들어, 패널(610)의 하나의 수평 라인에 존재하는 시스템 클럭(DOTCLK)의 전체 클럭 수가 224이고 이를 3 등분한다고 가정한다. 즉, n 은 3이다. 그러면 제 1 포인트 값(PV1)은 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 74 번째 클럭(NUMCLK74) 인 순간이다.
제 2 포인트 값(PV2)은 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 148 번째 클럭(NUMCLK148)인 순간이다. 제 3 포인트 값(PV3)은 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 224 번째 클럭(NUMCLK224)인 순간이다.
시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 1 내지 제 3 포인트 값(PV1, PV2, PV3)과 동일한 지를 판단한다.(1030 단계) 그리고 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 1 내지 제 3 포인트 값(PV1, PV2, PV3)과 동일하면 제어 펄스(PUL_CTRL)를 발생한다.(1040 단계)
1030 단계 및 1040 단계는 제어부(740)의 동작에 대응된다. 제어부(740)는 제 1 내지 제 n 포인트 값(PV1 ~ PVn)에 응답하여 시스템 클럭(DOTCLK)의 클럭 수가 제 1 내지 제 n 포인트 값(PV1 ~ PVn)에 도달할 때마다 제어 펄스(PUL_CTRL)를 발생한다. 여기서 n 은 3이다.
제어부(740)는 비교부(745) 및 제어 펄스 발생부(750)를 구비한다. 비교부(745)는 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)와 제 1 내지 제 3 포인트 값(PV1, PV2, PV3)이 일치되면 제어 신호(CTRLS)를 활성화시킨다.
즉, 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 1 포인트 값(PV1)인 74번째 클럭(NUMCLK74)이면 비교부(745)는 제어 신호(CTRLS)를 활성화시킨다. 그리고, 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 2 포인트 값(PV2)인 148번째 클럭(NUMCLK148)이면 비교부(745)는 제어 신호(CTRLS)를 활성화시킨다.
또한, 카운터(710)에서 출력되는 시스템 클럭(DOTCLK)의 클럭 수(NUMCLK)가 제 3 포인트 값(PV3)인 224번째 클럭(NUMCLK224)이면 비교부(745)는 제어 신호(CTRLS)를 활성화시킨다.
제어 펄스 발생부(750)는 활성화된 제어 신호(CTRLS)에 응답하여 제어 펄스(PUL_CTRL)를 발생한다. 제어 펄스(PUL_CTRL)는 매우 짧은 활성화 구간을 가지는 펄스이다.
제어 펄스(PUL_CTRL)가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭(DCCLK)을 발생한다.(1050 단계) 1050 단계는 전압 기준 클럭 발생부(760)의 동작에 대응된다.
전압 기준 클럭 발생부(760)는 리셋 신호(RST)에 응답하여 리셋 되고 제어 펄스(PUL_CTRL)가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭(DCCLK)을 출력한다.
전압 기준 클럭 발생부(760)는 출력 단(Q)의 출력을 반전시키는 인버터(765) 및 리셋 신호(RST)에 응답하여 리셋 되고 인버터(765) 출력이 입력 단(D)으로 인가되며 제어 펄스(PUL_CTRL)에 응답하여 전압 기준 클럭(DCCLK)을 출력하는 플립플롭(FF)을 구비한다.
처음에 플립플롭(FF)이 리셋 신호(RST)에 응답하여 리셋 되면 출력단(Q)은 로우 레벨로 전압 기준 클럭(DCCLK)을 출력한다. 인버터(765)는 로우 레벨의 전압 기준 클럭(DCCLK)을 반전시켜 입력단(D)으로 입력한다. 그리고 제어 펄스(PUL_CTRL)가 입력되면 제어 펄스(PUL_CTRL)에 응답하여 출력단(Q)으로 하이 레벨의 전압 기준 클럭(DCCLK)가 출력된다.
이와 같이 전압 기준 클럭 발생부(760)는 제어 펄스(PUL_CTRL)가 수신될 때마다 전압 기준 클럭(DCCLK)의 논리 레벨을 반전시켜 출력한다. 출력된 전압 기준 클럭(DCCLK)은 전압 제어부(630)로 인가되고 전압 제어부(630)는 전압 기준 클럭(DCCLK)에 동기 되어 구동 전압(DCV)을 발생한다.
이와 같이 시스템 클럭(DOTCLK)을 분주 시킨 전압 기준 클럭(DCCLK)을 이용하여 구동 전압(DCV)을 발생함으로써 패널(610)에 디스플레이 되는 영상에 잡음 생기는 것을 방지할 수 있다.
도 9를 참조하면, 전압 기준 클럭(DCCLK)과 레벨 기준 전압(VCOM)이 서로 동기 됨을 알 수 있다. 전압 기준 클럭(DCCLK)도 시스템 클럭(DOTCLK)에 동기 되고 레벨 기준 전압(VCOM)도 시스템 클럭(DOTCLK)에 동기 되어 발생되므로 전압 기준 클럭(DCCLK)과 레벨 기준 전압(VCOM)이 서로 동기 된다.
도 11은 본 발명의 다른 실시예에 따른 전압 기준 클럭 발생 방법을 설명하는 플로우 차트이다.
도 11의 기준 클럭 발생 방법(1100)은 도 10의 전압 기준 클럭 발생 방법(1000)과 달리 패널의 하나의 수평 라인에 필요한 시스템 클럭의 수를 설계자가 미리 결정한다. 그리고 결정된 시스템 클럭의 수를 n 등분하여 전압 기준 클럭을 만든다.
도 10의 전압 기준 클럭 발생 방법(1000)은 패널의 하나의 수평 라인에 존재하는 시스템 클럭의 클럭 수를 카운터를 이용하여 계수하고, 전체 클럭 수를 n 등분하여 전압 기준 클럭을 발생한다.
도 11을 참조하면, 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 필요한지를 결정한다.(1110 단계) 설계자는 패널의 하나의 수평 라인에 존재하는 시스템 클럭의 총 클럭 수를 결정한다.
시스템 클럭의 수를 결정하는 것은 결국 도 11의 방법(100)이 사용되는 패널 구동 드라이버(미도시)의 동작 주파수를 결정하는 것이다.
설계자가 시스템 클럭의 수를 결정하면 시스템 클럭을 구동 드라이버(미도시)로 인가한다.(1120 단계) 그리고 시스템 클럭이 인가되면 구동 드라이버는 시스템 클럭의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정한다.(1130 단계)
도 10의 전압 기준 클럭 발생 방법(1000)의 1020 단계와 동일한 방법으로 제 1 내지 제 n 포인트 값을 결정한다. 그리고, 시스템 클럭의 클럭 수가 제 1 내지 제 n 포인트 값과 동일한지를 판단하여 전압 기준 클럭을 발생한다.(1140 단계 및 1150 단계)
도 11의 전압 기준 클럭 발생 방법(1100)은 패널의 하나의 수평 라인에 필요한 시스템 클럭의 클럭 수를 미리 결정하고 시스템 클럭을 구동 드라이버(미도시)로 인가한다는 점을 제외하고는 도 10의 전압 기준 클럭 발생 방법(1000)과 동일하다. 따라서 동작의 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전압 기준 클럭 발생 회로, 구동 드라이버 및 전압 기준 클럭 발생 방법은 구동 전압의 기준이 되는 전압 기준 클럭을 오실레이터를 이용하지 아니하고 시스템 클럭을 이용하여 발생시켜 전압 기준 클럭과 시스템 클럭을 서로 동기 시킴으로써 패널에 디스플레이 되는 영상에 잡음이 발생하는 것을 방지하는 장점이 있다
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 LCD(Liquid Crystal Display) 패널 구동 시스템을 설명하는 블록도이다.
도 2는 구동 드라이버가 CPU 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 전압 기준 클럭을 설명하는 도면이다.
도 3은 구동 드라이버가 CPU 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 레벨 기준 전압의 파형을 설명하는 도면이다.
도 4는 구동 드라이버가 비디오 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 전압 기준 클럭을 설명하는 도면이다.
도 5는 구동 드라이버가 비디오 인터페이스 모드로 동작하는 경우 오실레이터에서 발생되는 클럭과 레벨 기준 전압의 파형을 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 구동 드라이버를 구비하는 패널 구동 시스템을 설명하는 도면이다.
도 7은 도 6의 전압 기준 클럭 발생 회로를 설명하는 블록도이다.
도 8은 도 7의 전압 기준 클럭 발생 회로의 동작을 설명하는 타이밍도이다.
도 9는 도 6의 타이밍 컨트롤러에서 발생되는 레벨 기준 전압과 전압 기준 클럭의 파형을 설명하는 도면이다.
도 10은 본 발명의 실시예에 따른 전압 기준 클럭 발생 방법을 설명하는 플로우 차트이다.
도 11은 본 발명의 다른 실시예에 따른 전압 기준 클럭 발생 방법을 설명하는 플로우 차트이다.

Claims (18)

  1. 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 하는 카운터 ;
    상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하고 상기 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값을 결정하는 분주 결정부 ;
    상기 제 1 내지 제 n 포인트 값에 응답하여 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값에 도달할 때마다 제어 펄스를 발생하는 제어부 ; 및
    리셋 신호에 응답하여 리셋 되고 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 출력하는 전압 기준 클럭 발생부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  2. 제 1항에 있어서, 상기 분주 결정부는,
    상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하는 레지스터 ; 및
    상기 제 1 내지 제 n 포인트 값을 결정하는 분주부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  3. 제 1항에 있어서, 상기 제어부는,
    상기 카운터에서 출력되는 시스템 클럭의 클럭 수와 상기 제 1 내지 제 n 포인트 값이 일치되면 제어 신호를 활성화시키는 비교부 ; 및
    활성화된 상기 제어 신호에 응답하여 상기 제어 펄스를 발생하는 제어 펄스 발생부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  4. 제 1항에 있어서, 상기 카운터는,
    상기 수평 동기 신호에 응답하여 리셋 되고 상기 시스템 클럭을 수신하여 상기 시스템 클럭의 클럭 수를 계수 하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  5. 제 1항에 있어서, 상기 전압 기준 클럭 발생부는,
    출력 단의 출력을 반전시키는 인버터 ; 및
    상기 리셋 신호에 응답하여 리셋 되고 상기 인버터 출력이 입력 단으로 인가되며 상기 제어 펄스에 응답하여 상기 전압 기준 클럭을 출력하는 플립플롭을 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  6. 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 하는 단계 ;
    상기 계수 된 시스템 클럭의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정하는 단계 ;
    상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일한지를 판단하는 단계 ;
    상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일하면 제어 펄스를 발생하는 단계 ; 및
    상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 발생하는 단계를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 방법.
  7. 패널의 하나의 라인마다 한번씩 활성화되는 수평 동기 신호에 응답하여 리셋 되고 시스템 클럭을 수신하여 상기 시스템 클럭의 클럭 수를 계수 하는 카운터 ;
    상기 카운터에서 출력되는 클럭 수를 저장하고 상기 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정하는 분주 결정부 ;
    상기 카운터의 출력을 수신하고 상기 카운터의 출력과 상기 제 1 내지 제 n 포인트 값이 동일할 때마다 제어 펄스를 발생하는 제어부 ; 및
    상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 전압 기준 클럭을 출력하는 전압 기준 클럭 발생부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  8. 제 7항에 있어서, 상기 분주 결정부는,
    상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 총 클럭 수를 저장하는 레지스터 ; 및
    상기 제 1 내지 제 n 포인트 값을 결정하는 분주부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  9. 제 7항에 있어서, 상기 제어부는,
    상기 카운터에서 출력되는 시스템 클럭의 클럭 수와 상기 제 1 내지 제 n 포인트 값이 일치되면 제어 신호를 활성화시키는 비교부 ; 및
    활성화된 상기 제어 신호에 응답하여 상기 제어 펄스를 발생하는 제어 펄스 발생부를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  10. 제 7항에 있어서, 상기 전압 기준 클럭 발생부는,
    출력 단의 출력을 반전시키는 인버터 ; 및
    상기 리셋 신호에 응답하여 리셋 되고 상기 인버터 출력이 입력 단으로 인가되며 상기 제어 펄스에 응답하여 상기 전압 기준 클럭을 출력하는 플립플롭을 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  11. 패널의 구동 드라이버의 시스템 클럭에 동기 되는 전압 기준 클럭 발생 방법에 있어서,
    수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 필요한지를 결정하는 단계 ;
    상기 시스템 클럭을 상기 구동 드라이버로 인가하는 단계 ;
    상기 시스템 클럭의 클럭 수를 n 등분하여 제 1 내지 제 n 포인트 값을 결정하는 단계 ;
    상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일한지를 판단하는 단계 ;
    상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값과 동일할 때마다 논리 레벨이 반전되는 전압 기준 클럭을 발생하는 단계를 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 방법.
  12. 수평 동기 신호, 시스템 클럭 및 데이터를 수신하고 상기 데이터를 상기 시스템 클럭에 동기 시켜 출력하고 상기 시스템 클럭에 동기 되는 전압 기준 클럭을 발생하는 타이밍 컨트롤러 ; 및
    상기 전압 기준 클럭에 응답하여 구동 전압을 발생하는 전압 제어부를 구비하고,
    상기 타이밍 컨트롤러는,
    상기 전압 기준 클럭을 발생하는 전압 기준 클럭 발생 회로를 구비하는 것을 특징으로 하는 패널 구동 드라이버.
  13. 제 12항에 있어서,
    상기 타이밍 컨트롤러에서 출력되는 게이트 신호에 응답하여 패널의 게이트 라인을 제어하는 게이트 라인 제어 신호를 발생하는 스캔 라인 드라이빙 회로 ; 및
    상기 타이밍 컨트롤러에서 출력되는 상기 데이터를 수신하여 상기 패널로 인가하는 데이터 라인 드라이빙 회로를 더 구비하고,
    상기 타이밍 컨트롤러, 상기 스캔 라인 드라이빙 회로 및 상기 데이터 라인 드라이빙 회로는 상기 구동 전압에 의해서 동작되는 것을 특징으로 하는 패널 구동 드라이버.
  14. 제 12항에 있어서, 상기 전압 기준 클럭 발생 회로는,
    수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 시스템 클럭이 몇 개 존재하는 지를 계수 하는 카운터 ;
    상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하고 상기 클럭 수를 n(n은 자연수) 등분하여 제 1 내지 제 n 포인트 값을 결정하는 분주 결정부 ;
    상기 제 1 내지 제 n 포인트 값에 응답하여 상기 시스템 클럭의 클럭 수가 상기 제 1 내지 제 n 포인트 값에 도달할 때마다 제어 펄스를 발생하는 제어부 ; 및
    리셋 신호에 응답하여 리셋 되고 상기 제어 펄스가 발생될 때마다 논리 레벨이 반전되는 상기 전압 기준 클럭을 출력하는 전압 기준 클럭 발생부를 구비하는 것을 특징으로 하는 패널 구동 드라이버.
  15. 제 14항에 있어서, 상기 분주 결정부는,
    상기 수평 동기 신호와 다음 수평 동기 신호 사이의 구간동안 존재하는 상기 시스템 클럭의 클럭 수를 저장하는 레지스터 ; 및
    상기 제 1 내지 제 n 포인트 값을 결정하는 분주부를 구비하는 것을 특징으로 하는 패널 구동 드라이버.
  16. 제 14항에 있어서, 상기 제어부는,
    상기 카운터에서 출력되는 시스템 클럭의 클럭 수와 상기 제 1 내지 제 n 포인트 값이 일치되면 제어 신호를 활성화시키는 비교부 ; 및
    활성화된 상기 제어 신호에 응답하여 상기 제어 펄스를 발생하는 제어 펄스 발생부를 구비하는 것을 특징으로 하는 패널 구동 드라이버.
  17. 제 14항에 있어서, 상기 카운터는,
    상기 수평 동기 신호에 응답하여 리셋 되고 상기 시스템 클럭을 수신하여 상기 시스템 클럭의 클럭 수를 계수 하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
  18. 제 14항에 있어서, 상기 전압 기준 클럭 발생부는,
    출력 단의 출력을 반전시키는 인버터 ; 및
    상기 리셋 신호에 응답하여 리셋 되고 상기 인버터 출력이 입력 단으로 인가되며 상기 제어 펄스에 응답하여 상기 전압 기준 클럭을 출력하는 플립플롭을 구비하는 것을 특징으로 하는 시스템 클럭에 동기 되는 전압 기준 클럭 발생 회로.
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