KR101432818B1 - 액정표시장치의 구동 장치 및 그 구동 방법 - Google Patents

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Abstract

액정표시장치의 구동 장치 및 그 구동 방법이 개시된다.
본 발명은 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 개시 신호(Vst)의 폴링 시간으로부터 제2 게이트 클럭 신호(GCLK2)의 라이징 시간까지의 범위로 설정하여, 종래에 비해 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 앞당겨 줌으로써, 액정패널의 제1 게이트라인에 프리차징 시간을 확보하여 제1 게이트라인과 다른 게이트라인들 간의 휘도 차이를 최소화하여 화질을 향상시킬 수 있다.
액정표시장치, 게이트 인 패널, 스테이지, 게이트 클럭 신호, 개시 신호

Description

액정표시장치의 구동 장치 및 그 구동 방법{Device of driving liquid crystal display device and driving method thereof}
본 발명은 액정표시장치에 관한 것으로, 특히 화질을 향상시킬 수 있는 액정표시장치의 구동 장치 및 그 구동 방법에 관한 것이다.
정보 사회에 접어들면서, 정보를 표시할 수 있는 평판표시장치가 널리 개발되고 있다. 평판표시장치는 액정표시장치, 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display device) 및 전계방출 표시장치(field emission display device)를 포함한다.
이 중에서 액정표시장치는 경박 단소, 저전력 구동 및 풀컬러 구현과 같은 장점을 가지므로, 모바일 폰, 네비게이션, 휴대용 컴퓨터 및 텔레비전에 널리 적용되고 있다.
도 1은 일반적인 액정표시장치를 도시한 블록도이고, 도 2는 도 1의 게이트 드라이버를 도시한 블록도이며, 도 3은 도 2의 제1 스테이지를 도시한 회로도이다.
도 1에 도시된 바와 같이, 액정표시장치는 액정패널(130), 게이트 드라이버(110), 데이터 드라이버(120) 및 타이밍 콘트롤러(100)를 포함한다.
액정패널(130)은 영상을 표시하고, 게이트 드라이버(110)는 액정패널(130)을 라인별로 구동하고, 데이터 드라이버(120)는 액정패널(130)의 라인별로 데이터 전압을 공급하며, 타이밍 콘트롤러(100)는 게이트 드라이버(110)와 데이터 드라이버(120)를 제어한다.
타이밍 콘트롤러(100)는 게이트 드라이버(110)와 데이터 드라이버(120)를 제어하기 위한 제어 신호를 생성한다.
예컨대, 타이밍 콘트롤러(100)는 게이트 드라이버(110)를 제어하기 위해 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)를 생성한다. 타이밍 콘트롤러(100)는 데이터 드라이버(120)를 제어하기위해 SSP(source start pulse), SSC(source shift clock), SOE(source output enable), POL 등을 생성한다.
도 4에 도시된 바와 같이, 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)는 순차적으로 생성된다. 개시 신호(Vst)와 제4 게이트 클럭 신호(GCLK4)는 동일한 하이 레벨 구간을 갖는다. 제1 및 제2 게이트 클럭 신호(GCLK1, GCLK2)는 동일한 라이징 시간(rising time)을 갖는다.
게이트 드라이버(110)는 액정패널(130)에 직접 형성된다. 이러한 구조를 게이트 인 패널(gate in panel) 액정패널이라 한다.
게이트 드라이버(110)는 액정패널(130)을 제조할 때 동시에 제조된다.
도 2에 도시된 바와 같이, 게이트 드라이버(110)는 다수의 스테이지(ST1 내지 STn)가 구비된다. 각 스테이지(ST1 내지 STn)는 서로 종속적으로 연결된다. 각 스테이지(ST1 내지 STn)는 순차적으로 공급되는 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호와 전단의 출력 신호를 입력받는다. 제1 스테이지(ST1)는 전단의 스테이지가 존재하지 않기 때문에, 별도의 개시 신호(Vst)를 입력받는다.
각 스테이지(ST1 내지 STn)는 전단의 출력신호와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호를 입력받아 출력신호(Vg1 내지 Vgn)를 출력한다. 각 스테이지(ST1 내지 STn)에서 출력된 각 출력신호(Vg1 내지 Vgn)는 액정패널(130)의 각 게이트라인으로 공급된다.
각 스테이지(ST1 내지 STn)의 내부 회로 구성은 동일하다. 편의상 제1 스테이지(ST1)의 회로 구조를 설명한다.
도 3에 도시된 바와 같이, 제4 게이트 클럭 신호(GCLK4)와 개시 신호(Vst)가 제1 스테이지(ST1)로 공급된다. 제1 스테이지(ST1)는 개시 신호(Vst)와 제4 게이트 클럭 신호(GCLK4)에 의해 제1 노드(Q)를 제어하는 제1 제어부(112)와, 제3 게이트 클럭 신호(GCLK3)와 개시 신호(Vst)에 의해 제2 노드(QB)를 제어하는 제2 제어부(114)와, 제1 노드(Q)의 전압과 제2 노드(QB)의 전압에 따라 제1 게이트 클럭 신호(GCLK1)와 제1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력부(116)를 포함한다.
제1 구간동안, 제4 게이트 클럭 신호(GCLK4)에 의해 제2 트랜지스터(T2)가 턴온되고, 개시 신호(Vst)가 제1 박막트랜지스터(T1)를 경유하여 제1 노드(Q)에 충전된다. 제1 노드(Q)의 전압에 의해 제6 트랜지스터(T6)가 서서히 턴온된다. 또한, 개시 신호(Vst)에 의해 제5 트랜지스터(T5)가 턴온되어 제5 트랜지스터(T5)를 경유하여 제1 공급전압(VSS)이 제2 노드(QB)에 충전된다. 따라서, 제2 노드(QB)의 전압(VSS)에 의해 제3 및 제7 트랜지스터(T3, T7)가 턴오프된다. 제 6 트랜지스터(T6)가 서서히 턴온되더라도 제1 게이트 클럭 신호(GCLK1)가 제1 구간동안 로우 레벨을 가지므로, 액정패널(130)의 제1 게이트라인(GL1)에는 로우 레벨이 유지되게 된다.
제2 구간동안, 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)가 공급되지 않게 됨에 따라, 제1 구간동안의 상태가 유지된다.
제3 구간동안, 제1 게이트 클럭 신호(GCLK1)가 제6 트랜지스터(T6)의 소오스 단자로 공급된다. 이러한 경우, 제6 트랜지스터(T6)의 게이트 단자와 소오스 단자 사이에 형성된 내부 캐패시터(Cgs)에 의해 부트스트래핑(bootstrapping) 현상이 발생되어, 제6 트랜지스터(T6)의 게이트 단자에 접속된 제1 노드(Q1)의 전압은 증가하게 된다. 이에 따라, 제6 트랜지스터(T6)는 완전하게 턴온되게 된다. 그러므로, 하이 레벨의 제1 게이트 클럭 신호(GCLK1)가 제6 트랜지스터(T6)를 경유하여 액정패널(130)의 제1 게이트라인(GL1)에 충전되게 된다.
제4 구간동안, 제3 게이트 클럭 신호(GCLK3)에 의해 제4 트랜지스터(T4)가 턴온되어 제2 공급전압(VDD)이 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 충전된다. 이때, 제1 게이트 클럭 신호(GCLK1)는 로우 레벨을 가지므로, 더 이상 부트스트래핑 현상이 발생되지 않게 되어 제1 노드(Q)에는 이전의 전압, 즉 개시 신호(Vst)가 유지되게 된다. 제2 노드(QB)의 전압에 의해 제3 및 제7 트랜지스터(T3, T7)가 턴온되어 제1 공급전압(VSS)이 제3 트랜지스터(T3)를 경유하여 제1 노드(Q)에 충전되고 제7 트랜지스터(T7)를 경유하여 액정패널(130)의 제1 게이트라인(GL1)에 충전된다.
상술한 바와 같이, 게이트 드라이버(110)를 구동하기 위해서는 타이밍 콘트롤러(100)에서 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)가 공급되어야 한다.
하지만, 종래에는 도 4에 도시된 바와 같이, 제1 게이트 클럭 신호(GCLK1)가 제2 게이트 클럭 신호(GCLK2)와 동일한 라이징 시간에 하이 레벨을 갖는다. 다시 말해, 개시 신호(Vst)와 제4 게이트 클럭 신호(GCLK4)에 의해 제1 노드(Q)에 접속된 제6 트랜지스터(T6)가 턴온됨에도 불구하고, 개시 신호(Vst)의 폴링 시간(falling time)과 제2 게이트 클럭 신호(GCLK2)의 라이징 시간 사이에 제1 게이트 클럭 신호(GCLK1)가 존재하지 않게 되어, 액정패널(130)의 제1 게이트라인(GL1)에 하이 레벨의 제1 게이트 클럭 신호(GCLK1)가 충전 내지는 공급되지 않게 된다. 이에 반해, 액정패널(130)의 다른 게이트라인들(GL2 내지 GLn)에는 충분히 프리 차징 시간이 확보될 수 있다. 따라서, 액정패널(130)에서 제1 게이트라인(GL1) 상의 박막트랜지스터들의 턴온 구간이 다른 게이트라인들(GL2 내지 GLn) 상의 박막트랜지스터들의 턴온 구간보다 짧게 되므로, 제1 게이트라인(GL1) 상의 화소들이 다른 게이트라인들(GL2 내지 GLn) 상의 화소들에 비해 더 밝게 되는 현상이 발생한다.
결국, 제1 게이트라인(GL1) 상의 화소들과 다른 게이트라인들(GL2 내지 GLn) 상의 화소들 간에 휘도차가 발생되어 화질을 저하시키는 문제가 있다.
본 발명은 제1 게이트 클럭 신호(GCLK1)의 라이징 시간이 앞당겨지도록 제1 게이트 클럭 신호(GCLK1)를 변조함으로써, 제1 게이트라인과 다른 게이트라인들 간의 휘도차이를 최소화하여 화질을 향상시킬 수 있는 액정표시장치의 구동 장치 및 그 구동 방법을 제공함에 그 목적이 있다.
본 발명의 제1 실시예에 따르면, 액정표시장치의 구동 방법은, 데이터 이네이블 신호를 바탕으로 프레임 간의 블랭크 구간을 검출하여 프레임 검출 신호를 생성하는 단계; 상기 프레임 검출 신호를 바탕으로 개시 신호를 생성하는 단계; 상기 개시 신호를 바탕으로 제1 게이트 클럭 신호를 생성하는 단계; 및 상기 제1 게이트 클럭 신호를 바탕으로 제2 게이트 클럭 신호를 생성하는 단계를 포함하고, 상기 제1 게이트 클럭 신호의 라이징 시간은 상기 개시 신호의 폴링 시간과 상기 제2 게이트 클럭 신호의 라이징 시간 사이의 범위에서 결정된다.
본 발명의 제2 실시예에 따르면, 액정표시장치의 구동 장치는, 데이터 이네이블 신호를 바탕으로 프레임 간의 블랭크 구간을 검출하여 프레임 검출 신호를 생성하기 위한 프레임 검출부; 상기 프레임 검출 신호를 바탕으로 개시 신호를 생성하기 위한 개시 신호 생성부; 상기 개시 신호를 바탕으로 제1 게이트 클럭 신호를 생성하기 위한 제1 게이트 클럭 신호 생성부; 및 상기 제1 게이트 클럭 신호를 바탕으로 제2 게이트 클럭 신호를 생성하기 위한 제2 게이트 클럭 신호 생성부를 포 함하고, 상기 제1 게이트 클럭 신호의 라이징 시간은 상기 개시 신호의 폴링 시간과 상기 제2 게이트 클럭 신호의 라이징 시간 사이의 범위에서 결정된다.
본 발명은 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 개시 신호(Vst)의 폴링 시간으로부터 제2 게이트 클럭 신호(GCLK2)의 라이징 시간까지의 범위로 설정하여, 종래에 비해 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 앞당겨 줌으로써, 액정패널의 제1 게이트라인에 프리차징 시간을 확보하여 제1 게이트라인과 다른 게이트라인들 간의 휘도 차이를 최소화하여 화질을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 5는 본 발명에 따른 액정표시장치의 타이밍 콘트롤러를 도시한 블록도이다.
도 5를 참조하면, 타이밍 콘트롤러는 프레임 검출부(10), 개시 신호 생성부(20), 제1 게이트 클럭 신호 생성부(30), 제2 게이트 클럭 신호 생성부(40), 제3 게이트 클럭 신호 생성부(50), 제4 게이트 클럭 신호 생성부(60)를 포함한다.
프레임 검출부(10)는 도 6에 도시된 바와 같이, 데이터 이네이블 신호(DE)와 데이터 클럭 신호(Dclk)를 입력받아, 데이터 클럭 신호의 클럭을 카운트하여, 카운트된 클럭을 이용하여 데이터 이네이블 신호(DE)의 블랭크 구간을 검출한다.
데이터 이네이블 신호(DE)는 프레임 간에 블랭크 구간을 가지고 있다. 프레임 내에는 주기적으로 1 수평 구간(1H)을 갖는 하이 레벨을 갖는다.
프레임 검출부(10)는 데이터 클럭 신호(Dclk)의 클럭을 카운트하여, 소정 구간 동안 카운트된 클럭에 대해 데이터 이네이블 신호(DE)가 연속하여 로우 레벨을 갖는 경우, 해당 구간을 블랭크 구간으로 판단한다.
프레임 검출부(10)는 검출된 블랭크 구간을 바탕으로 블랭크 구간이 지난 다음 라이징 시간(rising time)을 갖는 하이 레벨의 데이터 이네이블 신호(DE)를 검출한다.
프레임 검출부(10)는 검출된 하이 레벨의 라이징 시간에 동기되고 데이터 클럭 신호(Dclk)의 하나의 클럭 폭을 갖는 프레임 검출 신호(Vf)를 생성한다. 프레임 검출 신호(Vf)는 데이터 클럭 신호(Dclk)의 하나의 클럭 폭이 아닌 그보다 더 작거나 더 클 수도 있다.
개시 신호 생성부(20)는 프레임 검출부(10)로부터 공급된 프레임 검출 신호(Vf)와 데이터 클럭 신호(Dclk)를 입력받는다.
개시 신호 생성부(20)는 도 7에 도시된 바와 같이, 카운터(22)와 비교기(24)를 포함할 수 있다.
카운터(22)는 프레임 검출 신호를 바탕으로 데이터 클럭 신호(Dclk)의 클럭을 카운트한다. 카운트된 클럭 개수는 비교기(24)로 공급된다.
비교기(24)는 도 8에 도시된 바와 같이, 카운터(22)로부터 공급된 클럭 개수를 바탕으로 소정 구간의 하이 레벨을 갖는 개시 신호(Vst)를 생성한다. 소정 구간은 로우 리미트(Llimit: low limit)와 하이 리미트(Hlimit: high limit)에 의해 결정될 수 있다.
예를 들어, 로우 리미트는 프레임 검출 신호(Vf) 이후의 데이터 클럭 신호(Dclk)의 첫 번째 클럭으로 정의될 수 있다. 하이 리미트는 프레임 검출 신호(Vf) 이후의 데이터 클럭 신호(Dclk)의 여섯 번째 클럭으로 정의될 수 있다. 이러한 경우, 비교기(24)는 데이터 클럭 신호(Dclk)의 첫 번째 클럭에서 여섯 번째 클럭까지의 범위에 하이 레벨을 갖는 개시 신호(Vst)를 생성할 수 있다.
개시 신호(Vst)는 제1 게이트 클럭 신호 생성부(30)로 공급된다.
제1 게이트 클럭 신호 생성부(30)는 개시 신호 생성부(20)로부터 공급된 개시 신호(Vst)와 데이터 클럭 신호(Dclk)를 입력받는다.
제1 게이트 클럭 신호 생성부(30)는 도 9에 도시된 바와 같이, 폴링 시간 검출부(32), 카운터(34) 및 비교기(36)를 포함할 수 있다.
폴링 시간 검출부(32)는 도 10에 도시된 바와 같이, 개시 신호 생성부(20)로부터 공급된 개시 신호(Vst)의 폴링 시간을 검출하여, 개시 신호(Vst)의 폴링 시간에 동기되고 데이터 클럭 신호(Dclk)의 하나의 클럭 폭을 갖는 폴링 검출 신호(Vd1)를 생성한다. 폴링 검출 신호(Vd1)는 데이터 클럭 신호(Dclk)의 하나의 클럭 폭이 아닌 그보다 더 작거나 더 클 수도 있다.
폴링 검출 신호(Vd1)는 카운터(34)로 공급된다.
카운터(34)는 폴링 시간 검출부(32)에서 공급된 폴링 검출 신호(Vd1)를 바탕으로 데이터 클럭 신호(Dclk)의 클럭을 카운트한다. 카운트된 클럭 개수는 비교기(36)로 공급된다.
비교기(36)는 카운터(34)로부터 공급된 클럭 개수를 바탕으로 소정 구간의 하이 레벨을 갖는 제1 게이트 클럭 신호(GCLK1)를 생성한다. 소정 구간은 로우 리미트(Llimit: low limit)와 하이 리미트(Hlimit: high limit)에 의해 결정될 수 있다.
예를 들어, 로우 리미트는 폴링 검출 신호(Vd1) 이후의 데이터 클럭 신호(Dclk)의 세 번째 클럭으로 정의될 수 있다. 하이 리미트는 폴링 검출 신호(Vd1) 이후의 데이터 클럭 신호(Dclk)의 열세 번째 클럭으로 정의될 수 있다. 이러한 경우, 비교기는 데이터 클럭 신호(Dclk)의 세 번째 클럭에서 열세 번째 클럭까지의 범위에 하이 레벨을 갖는 제1 게이트 클럭 신호(GCLK1)를 생성할 수 있다. 로우 리미트와 하이 리미트는 설계자에 의해 시스템 사양에 맞게 설정될 수 있다. 예컨대, 로우 리미트는 폴링 검출 신호(Vd1) 이후의 데이터 클럭 신호(Dclk)의 첫 번째 클럭으로 정의될 수 있다.
따라서, 제1 게이트 클럭 신호(GCLK1)의 라이징 시간은 폴링 검출 신호(Vd1) 이후의 데이터 클럭 신호(Dclk)의 첫 번째 클럭부터 나중에 설명될 제2 게이트 클럭 신호(GCLK2) 이후의 데이터 클럭 신호(Dclk)의 첫 번째 클럭 이전까지에서 설정될 수 있다. 그러므로, 제1 게이트 클럭 신호(GCLK1)의 라이징 시간은 개시 신호(Vst)의 폴링 시간부터 제2 게이트 클럭 신호(GCLK2)의 라이징 시간까지의 범위 내에서 결정될 수 있다.
제1 게이트 클럭 신호(GCLK1)는 제2 게이트 클럭 신호 생성부(40)로 공급된다.
제2 게이트 클럭 신호 생성부(40)는 도 11에 도시된 바와 같이, 라이징 시간 검출부(42), 카운터(44) 및 비교기(46)를 포함할 수 있다.
라이징 시간 검출부(42)는 도 12에 도시된 바와 같이, 제1 게이트 클럭 신호 생성부(30)로부터 공급된 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 검출하여, 제1 게이트 클럭 신호(GCLK1)의 라이징 시간에 동기되고 데이터 클럭 신호(Dclk)의 하나의 클럭 폭을 갖는 라이징 검출 신호(Vd2)를 생성한다. 라이징 검출 신호(Vd2)는 데이터 클럭 신호(Dclk)의 하나의 클럭 폭이 아닌 그보다 더 작거나 더 클 수도 있다.
라이징 검출 신호(Vd2)는 카운터(44)로 공급된다.
카운터(44)는 라이징 시간 검출부(42)에서 공급된 라이징 검출 신호(Vd2)를 바탕으로 데이터 클럭 신호(Dclk)의 클럭을 카운트한다. 카운트된 클럭 개수는 비교기(46)로 공급된다.
비교기(46)는 카운터(42)로부터 공급된 클럭 개수를 바탕으로 소정 구간의 하이 레벨을 갖는 제1 게이트 클럭 신호(GCLK1)를 생성한다. 소정 구간은 로우 리미트(Llimit: low limit)와 하이 리미트(Hlimit: high limit)에 의해 결정될 수 있다.
예를 들어, 로우 리미트는 라이징 검출 신호(Vd2) 이후의 데이터 클럭 신호(Dclk)의 열 번째 클럭으로 정의될 수 있다. 하이 리미트는 라이징 검출 신호(Vd2) 이후의 데이터 클럭 신호(Dclk)의 스물네 번째 클럭으로 정의될 수 있다. 이러한 경우, 비교기는 데이터 클럭 신호(Dclk)의 열 번째 클럭에서 스물네 번째 클럭까지의 범위에 하이 레벨을 갖는 제2 게이트 클럭 신호(GCLK2)를 생성할 수 있 다. 로우 리미트와 하이 리미트는 설계자에 의해 시스템 사양에 맞게 설정될 수 있다.
따라서, 제2 게이트 클럭 신호(GCLK1)의 라이징 시간은 제1 게이트 클럭 신호(GCLK1)의 하리 레벨 구간 내에서 결정될 수 있다.
제2 게이트 클럭 신호(GCLK2)는 제3 게이트 클럭 신호 생성부(50)로 공급된다.
제3 게이트 클럭 신호 생성부(50)와 제4 게이트 클럭 신호 생성부(60)는 제2 게이트 클럭 신호 생성부와 동일한 구성 요소를 갖고 동일하게 동작될 수 있다. 따라서, 제3 및 제4 게이트 클럭 신호 생성부(50, 60)에 대한 더 이상의 상세한 설명은 생략한다.
제3 게이트 클럭 신호 생성부(50)는 제2 게이트 클럭 신호(GCLK2)와 데이터 클럭 신호(Dclk)를 바탕으로 제3 게이트 클럭 신호(GCLK3)를 생성한다. 제3 게이트 클럭 신호(GCLK3)는 제2 게이트 클럭 신호(GCLK2)와 비교하여 동일한 하이 레벨을 갖고 소정 구간 시프트될 수 있다. 소정 구간은 시스템 사양에 따라 변경될 수 있다.
제4 게이트 클럭 신호 생성부(60)는 제3 게이트 클럭 신호(GCLK3)와 데이터 클럭 신호(Dclk)를 바탕으로 제4 게이트 클럭 신호(GCLK4)를 생성한다. 제4 게이트 클럭 신호(GCLK4)는 제3 게이트 클럭 신호(GCLK3)와 비교하여 동일한 하이 레벨을 갖는 소정 구간 시프트될 수 있다. 소정 구간은 시스템 사양에 따라 변경될 수 있다.
제4 게이트 클럭 신호(GCLK4)는 제1 게이트 클럭 신호 생성부(30)로 공급된다. 이에 따라, 제1 게이트 클럭 신호 생성부(30)는 제4 게이트 클럭 신호(GCLK4)와 데이터 이네이블 신호(Dclk)를 바탕으로 제1 게이트 클럭 신호(GCLK1)를 생성하고 제2 게이트 클럭 신호 생성부(40)로 공급될 수 있다.
이와 같은 동작으로 한 프레임 동안 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)가 순차적으로 생성될 수 있다.
이와 같이 생성된 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)는 게이트 드라이버로 공급된다. 게이트 드라이버의 각 스테이지는 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)를 바탕으로 액정패널의 각 게이트라인들에 순차적으로 게이트 신호를 공급한다.
본 발명은 도 13에 도시된 바와 같이, 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 개시 신호(Vst)의 폴링 시간으로부터 제2 게이트 클럭 신호(GCLK2)의 라이징 시간까지의 범위로 설정하여, 종래에 비해 제1 게이트 클럭 신호(GCLK1)의 라이징 시간을 앞당겨 줌으로써, 액정패널의 제1 게이트라인에 프리차징 시간을 확보하여 제1 게이트라인과 다른 게이트라인들 간의 휘도 차이를 최소화하여 화질을 향상시킬 수 있다.
도 1은 일반적인 액정표시장치를 도시한 블록도.
도 2는 도 1의 게이트 드라이버를 도시한 블록도.
도 3은 도 2의 제1 스테이지를 도시한 회로도.
도 4는 도 1의 타이밍 콘트롤러에서 생성된 제어신호의 파형도.
도 5는 본 발명에 따른 액정표시장치의 타이밍 콘트롤러를 도시한 블록도.
도 6은 도 5의 프레임 검출부에서 생성된 프레임 검출 신호의 파형도.
도 7은 도 5의 개시 신호 생성부를 도시한 블록도.
도 8은 도 5의 개시 신호 생성부에서 생성된 개시 신호의 파형도.
도 9는 도 5의 제1 게이트 클럭 신호 생성부를 도시한 블록도.
도 10은 도 5의 제1 게이트 클럭 신호 생성부에서 생성된 제1 게이트 클럭 신호의 파형도.
도 11은 도 5의 제2 게이트 클럭 신호 생성부를 도시한 블록도.
도 12는 도 5의 제2 게이트 클럭 신호 생성부에서 생성된 제2 게이트 클럭 신호의 파형도.
도 13은 도 5의 타이밍 콘트롤러에서 생성된 제어신호의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10: 프레임 검출부 20: 개시 신호 생성부
22, 34, 44: 카운터 24, 36, 46: 비교기
30: 제1 게이트 클럭 신호 생성부 32: 폴링 시간 검출부
40: 제2 게이트 클럭 신호 생성부 42: 라이징 시간 검출부
50: 제3 게이트 클럭 신호 생성부 60: 제4 게이트 클럭 신호 생성부

Claims (12)

  1. 데이터 인에이블 신호를 바탕으로 프레임 간의 블랭크 구간을 검출하여 프레임 검출 신호를 생성하는 단계;
    상기 프레임 검출 신호를 바탕으로 개시 신호를 생성하는 단계;
    상기 개시 신호를 바탕으로 제1 게이트 클럭 신호를 생성하는 단계; 및
    상기 제1 게이트 클럭 신호를 바탕으로 제2 게이트 클럭 신호를 생성하는 단계를 포함하고,
    상기 제1 게이트 클럭 신호의 라이징 시간은 상기 개시 신호의 폴링 시간과 상기 제2 게이트 클럭 신호의 라이징 시간 사이의 범위에서 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  2. 제1항에 있어서, 상기 프레임 검출 신호를 생성하는 단계는,
    데이터 클럭 신호의 클럭을 카운트하는 단계;
    상기 카운트된 클럭을 이용하여 상기 데이터 인에이블 신호의 상기 블랭크 구간을 검출하는 단계; 및
    상기 블랭크 구간이 지난 다음의 상기 데이터 인에이블 신호의 라이징 시간에 동기된 프레임 검출 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  3. 제2항에 있어서, 상기 블랭크 구간은 상기 카운트되는 클럭에 대해 상기 데이터 인에이블 신호가 연속적으로 로우 레벨을 가질 때 검출되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  4. 제1항에 있어서, 상기 개시 신호를 생성하는 단계는,
    상기 프레임 검출 신호 이후의 상기 데이터 클럭 신호의 클럭을 카운트하는 단계; 및
    상기 카운트된 데이터 클럭 신호의 클럭 개수를 바탕으로 미리 설정된 제1 구간의 하이 레벨을 갖는 개시 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  5. 제4항에 있어서, 상기 제1 구간은 상기 프레임 검출 신호 이후의 상기 데이터 클럭 신호의 클럭 개수에 의해 정의된 로우 리미트와 하이 리미트에 의해 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  6. 제1항에 있어서, 상기 제1 게이트 클럭 신호를 생성하는 단계는,
    상기 개시 신호의 폴링 시간을 검출하여 폴링 검출 신호를 생성하는 단계;
    상기 폴링 검출 신호 이후의 상기 데이터 클럭 신호의 클럭을 카운트하는 단계; 및
    상기 카운트된 데이터 클럭 신호의 클럭 개수를 바탕으로 미리 설정된 제2 구간의 하이 레벨을 갖는 제1 게이트 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  7. 제6항에 있어서, 상기 제2 구간은 상기 폴링 검출 신호 이후의 상기 데이터 클럭 신호의 클럭 개수에 의해 정의된 로우 리미트와 하이 리미트에 의해 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  8. 제7항에 있어서, 상기 제2 게이트 클럭 신호를 생성하는 단계는,
    상기 제1 게이트 클럭 신호의 라이징 시간을 검출하여 라이징 검출 신호를 생성하는 단계;
    상기 라이징 검출 신호 이후의 상기 데이터 클럭 시호의 클럭을 카운트하는 단계; 및
    상기 카운트된 데이터 클럭 신호의 클럭 개수를 바탕으로 미리 설정된 제3 구간의 하이 레벨을 갖는 제2 게이트 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  9. 제8항에 있어서, 상기 제3 구간은 상기 라이징 검출 신호 이후의 상기 데이터 클럭 신호의 클럭 개수에 의해 정의된 로우 리미트와 하이 리미트에 의해 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  10. 제1항에 있어서, 상기 제2 게이트 클럭 신호를 바탕으로 제3 게이트 클럭 신호를 생성하는 단계; 및
    상기 제3 게이트 클럭 신호를 바탕으로 제4 게이트 클럭 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  11. 데이터 인에이블 신호를 바탕으로 프레임 간의 블랭크 구간을 검출하여 프레임 검출 신호를 생성하기 위한 프레임 검출부;
    상기 프레임 검출 신호를 바탕으로 개시 신호를 생성하기 위한 개시 신호 생성부;
    상기 개시 신호를 바탕으로 제1 게이트 클럭 신호를 생성하기 위한 제1 게이트 클럭 신호 생성부; 및
    상기 제1 게이트 클럭 신호를 바탕으로 제2 게이트 클럭 신호를 생성하기 위한 제2 게이트 클럭 신호 생성부를 포함하고,
    상기 제1 게이트 클럭 신호의 라이징 시간은 상기 개시 신호의 폴링 시간과 상기 제2 게이트 클럭 신호의 라이징 시간 사이의 범위에서 결정되는 것을 특징으로 하는 액정표시장치의 구동 장치.
  12. 제11항에 있어서, 상기 제2 게이트 클럭 신호를 바탕으로 제3 게이트 클럭 신호를 생성하기 위한 제3 게이트 클럭 신호 생성부; 및
    상기 제3 게이트 클럭 신호를 바탕으로 제4 게이트 클럭 신호를 생성하기 위 한 제4 게이트 클럭 신호 생성부를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동 장치.
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