KR20050035156A - 적층 반도체 기술 구조물의 형성 방법 및 대응하는 적층반도체 기술 구조물 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000005516 engineering process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 239000000463 material Substances 0.000 claims abstract description 21
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 56
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 56
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 239000004557 technical material Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 81
- 230000008569 process Effects 0.000 description 27
- 235000012431 wafers Nutrition 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 230000035515 penetration Effects 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 239000007943 implant Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- -1 helium ions Chemical class 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 적어도 하나의 제2 반도체 기술 재료의 기판(1; 1') 상에 제1 반도체 기술 재료의 층(5)을 가진 적층 반도체 기술 구조물을 형성하는 방법에 있어서,
상기 기판(1; 1')을 제공하는 단계,
상부면(105)과 하부면(104)을 가지며, 상기 기판(1; 1')을 상부 부분(1a)과 하부 부분(1b; 1b', 1c)으로 분할하는 매몰층(5)을 형성하도록, 상기 기판(1; 1')에 상기 제1 반도체 기술 재료의 상기 층(5)을 매몰시키는 단계,
상기 매몰층(5)의 상기 상부면(105)과 적어도 부분적으로 인접 및/또는 상기 상부면(105)을 적어도 부분적으로 포함하는 매몰 손상층(10; 10'; 10", 100")을 생성하는 단계, 및
상기 매몰층(5)을 노출시키도록 상기 기판(1; 1') 및 상기 매몰 손상층(10; 10'; 10", 100")의 상기 상부 부분(1a)을 제거하는 단계
를 포함한다. 또한, 본 발명은 대응한 적층 반도체 구조물을 제공한다.
Description
본 발명은 적어도 하나의 2차 반도체 기술 재료의 기판에 1차 반도체 기술 재료의 층을 가진 적층 반도체 기술 구조물을 형성하는 방법 및 그의 대응하는 적층 반도체 기술 구조물에 관한 것이다.
여기에 사용된 기판이라는 용어는 일반적 형태로 이해해야 하며, 웨이퍼 기판, 층상 기판, 웰(well) 기판, 에피택셜 기판, SIMOX 기판, SOI 기판, SOD(silicon on sapphire) 기판 등 반도체 기술 공정 기술에 공지되어 있는 모든 기판을 포함한다.
또한, 반도체 기술 재료는 반도체 기술 공정에 사용되는 모든 전도성 재료, 반도체 재료, 또는 절연재로 이해해야 한다.
본 발명이 기타 반도체 기술 재료에 적용될 수 있다 하더라도, 본 발명 및 본 발명의 기본적 과제는 실리콘 기판 상의 실리콘카바이드와 관련하여 논의하기로 한다.
실리콘카바이드(SiC)는 확립된 반도체 기술 공정 및 재료에 대한 기술적 양립성과 함께 그것이 갖는 우수한 물리적 특성 때문에 과거 10여년간 산업적 중요성이 증대된 반도체 기술 재료이다.
그러나, 이와 같은 반도체 기술 재료의 폭 넓은 사용은, 지금까지 적절하게 평탄한 표면을 가진 결정형 웨이퍼 또는 박막의 활용성 문제, 그리고 그러한 결정형 웨이퍼 및 까다로운 박막의 제조 공정으로 인한 높은 가격이 장애가 되고 있다. 그럼에도 불구하고, 일부의 상용 반도체 기술 제품은 엄청나게 높은 가격으로 이미 시장에 나와 있다. 저가 기판 상에 큰 표면을 가진 에피택셜 실리콘카바이드 박막의 비용 효율적 제조에 대한 재료 문제가 해결될 경우에는, 실리콘카바이드의 보다 광범위한 적용이 기대된다.
실리콘카바이드의 제조에 대하여, 2개의 표준 공정이 알려져 있다. 제1 공정은 단결정 성장 공정이며, 제2 공정은 박막 에피택시 공정이다. 기술적으로, 유용한 실리콘카바이드는 단결정 성장 및 고가의 실리콘카바이드 단결정 상의 실리콘카바이드층의 호모에피택시(homoepitaxy)로부터 얻을 수 있다. 그러나, 저가의 대면적 기판 상에 헤테로에피택셜 실리콘카바이드 필름을 구현하는 적절한 방법은 오늘날까지 알려지지 않았다.
도 1(a) 내지 1(e)는 본 발명에 의한 방법의 실시예 1의 공정 순서를 나타낸다.
도 2는 본 발명에 의한 방법의 실시예 2에서, 도 1의 기판의 변형을 나타낸다.
도 3(a) 내지 3(c)는 본 발명에 의한 방법의 실시예 3에서, 도 1의 손상층 이온 주입 단계의 변형예를 나타낸다.
도 4(a) 내지 4(c)는 본 발명에 의한 방법의 실시예 4의 공정 순서를 나타낸다.
도 5는 본 발명에 의한 방법의 실시예 5의 공정 순서를 나타낸다.
도 6(a) 내지 6(c)는 미국특허(US 6,214,107 B1)를 통해 공지된 실리콘카바이드 소자를 제조하는 종래 기술의 공정 순서를 나타낸다.
도 6(a)∼6(c)는 미국특허(US 6,214,107 B1)로 공지된 실리콘카바이드 소자를 제조하는 종래의 공정 순서를 나타낸다.
도 6(a)에 나타낸 바와 같이, 이 공정의 개시점은 고가의 실리콘카바이드 웨이퍼(11)이다.
도 6(b)에 나타낸 바와 같이, 제1 처리 단계에서, 기판 영역(11a)을 손상되지 않은 상태로 남기고, 결정 표면에 인접한 층(11b)에 결정 결함을 도입하기 위해 상기 실리콘카바이드 웨이퍼(11) 표면의 적어도 일부분에 이온을 주입하는 이온 주입공정(implantation)(I)이 실행된다.
제2 처리 단계에서, 결정 표면 상부에 이온 주입된 층(11b)에 실리콘 이산화물 박막을 형성하기 위해 산화 공정(O)이 실행된다.
끝으로, 도 6(c)에 나타낸 바와 같이, 제3 단계에서, 상기 층(11b)의 실리콘 이산화물 박막이 고주파(HF) 화학 공정을 이용한 에칭 공정에 의해 제거되며, 그 결과 기판 영역(11a)이 세정된 SiC의 표면을 가진 실리콘카바이드 소자가 형성된다.
이러한 공지된 방법의 불리한 점은 고가의 실리콘카바이드 웨이퍼 기판을 필요로 한다는 사실이며, 또한, 이온 주입 처리 후에 산화 공정이 필요하기 때문에 공지의 방법이 복잡하게 되는 것이다.
그러므로, 본 발명은 적층 반도체 기술 구조물을 저렴한 비용으로 제조하는 덜 복잡한 방법 및 평탄한 표면을 가진 개선된 대응 적층 반도체 기술 구조물을 제공하는 것을 목적으로 한다.
본 발명의 이와 같은 목적은 청구항 1에서 정의된 방법 및 청구항 15에서 정의된 구조물에 의해 달성된다.
본 발명에 의한 방법 및 구조물은 저렴한 기판 상에 대형의 평탄한 표면을 가진 에피택셜 실리콘카바이드 박막의 비용 효율적 제조에 기여한다. 또, 본 발명에 의한 구조물은 기판 제조자가 사용자측에서 마무리될 반가공 구조물(semiprocessed structure)을 제공하는 이점을 갖는다. 여기에서, 상부층은 추후 간단한 에칭 공정에서 노출될 매몰층을 보호하는 역할을 한다.
본 발명에 바탕이 되는 개념은 매몰층을 제공하고, 그 후에 상기 매몰층의 상부면과 적어도 부분적으로 인접 및/또는 상부면을 적어도 부분적으로 포함하는 매몰 손상층(buried damage layer)을 생성하는 것이다.
바람직한 실시예는 각각의 종속 청구항에 기재되어 있다.
바람직한 실시예에 따르면, 상기 제1의 반도체 기술 재료는 실리콘카바이드이며, 상기 제2의 반도체 기술 재료는 실리콘이다.
또 다른 바람직한 실시예에 따르면, 상기 매몰 단계가 제1 온도에서 제1의 이온 주입 단계에 의해 실행된 후 선택적 어닐링 단계가 실행된다.
또 다른 바람직한 실시예에 따르면, 매몰 손상층을 생성하는 상기 공정은 제2 온도에서 제2의 이온 주입 단계에 의해 실행된다.
또 다른 바람직한 실시예에 따르면, 상기 기판의 상부 및 상기 매몰 손상층을 제거하는 상기 단계는 에칭 단계이다.
또 다른 바람직한 실시예에 따르면, 상기 매몰 손상층은, 상기 매몰층의 일부분이 상기 손상층에 속하도록 상기 매몰층의 상부면 하부로 인접되거나, 또는 상기 매몰층의 상부면을 포함한다. 이 경우, 상기 일부분은 상기 매몰층의 다른 부분에 대하여 에칭 공정에서 선택적으로 에칭된다.
또 다른 바람직한 실시예에 따르면, 상기 손상층의 폭은 상기 매몰층의 상부면을 따라서 변동된다. 이와 같은 방법으로, 구조물은 매몰층에 이전되는 상기 손상층 내에 패턴 형성된다.
또 다른 바람직한 실시예에 따르면, 상기 손상층은 측면 한계 영역에서 상기 매몰층을 가로지른다.
또 다른 바람직한 실시예에 따르면, 상기 손상층의 폭은 제3의 온도에서 국부적으로 제한된 제3의 이온 주입 단계의 실행에 의해 변동된다.
또 다른 바람직한 실시예에 따르면, 상기 손상층의 폭은 국부적으로 조절된 방식으로 상기 제2의 이온 주입 단계의 실행에 의해 변동된다.
또 다른 바람직한 실시예에 따르면, 상기 기판은 제3의 반도체 기술 재료의 층을 포함한다.
또 다른 바람직한 실시예에 따르면, 상기 제3의 반도체 기술재료의 층은 상기 매몰층 하부에 위치하는 실리콘 산화물층이다.
또 다른 바람직한 실시예에 따르면, 상기 제3의 반도체 기술재료의 층은 상기 매몰층 하부에 위치하는 도핑된 실리콘층이다.
또 다른 바람직한 실시예에 따르면, LED 구조물이 상기 적층 구조물 상에 형성된다.
본 발명의 실시예는 첨부 도면에 나타냈으며, 이하에 상세히 설명된다.
도면 전체를 통하여, 동일 부호는 동일한 부분 또는 기능상으로 동일한 부분을 표시한다.
도 1( a) 내지 1(e)는 본 발명에 의한 방법의 실시예 1의 공정 순서를 나타낸다.
본 발명에 의한 방법의 실시예 1의 개시점은 플로트 존(float zone) 실리콘 웨이퍼(1)이며, 그의 주 표면은 도 1(a)의 참조부호(101)로 나타낸다.
본 실시예에서, 웨이퍼(1)는 <100> 배향을 가지며, 또 1000Ωcm의 비저항을 가진 n형 도전형(인으로 도핑된)을 가진다. 그러나, 주목하여야 할 것은 여러 다른 배향 및/또는 도핑 및/또는 다르게 성장한 웨이퍼(예로써, 초크랄스키(Czochralsky) 방법)를 가진 그 외의 웨이퍼 기판도 적합하다는 것이다.
도 1(b)에 나타낸 바와 같이, 화학양론적 매몰 실리콘카바이드층(5)이 최대 카본 분포 지점 주위에 형성되도록 카본(C)이 제1의 이온 주입 단계(I1)에서 온도(T1)에서 주입된다. 상기 분포가 도 1(b)에 좌측면에 나타나 있으며 ρ(x)로 표시되어 있고, x는 침투 깊이이다. 이온 주입 단계(I1) 후, 분포는 가우스 분포(Gaussian distribution)에 의해 상당히 잘 설명될 수 있다.
예로써, 이온 주입 파라미터는 다음과 같다:
단위 면적당 주입량: 8.5x1017 cm-2
에너지: 180 KeV
전류밀도: 10 ㎂cm-2
목표 온도 T1: 450℃
그러나, 이온 주입 단계(I1)는 상기 가우스 분포 때문에, 이온 주입된 실리콘카바이드층(5)의 상부면 및 하부면(105, 104)의 확산면 프로파일을 형성한다. 환언하면, SiC로부터, 매몰층(5)의 존재 때문에 형성된 상부 및 하부 기판 부분(1a, 1b)으로의 뚜렷한 전이가 없다.
도 1(c)에 나타낸 바와 같이, 바람직한 뚜렷한 전이를 반영하는 박스 형상 분포 ρ'(x)를 얻기 위해, 약 10시간 동안 1250℃의 온도(T2)에서 열 어닐링 단계가 아르곤 분위기에서 실행된다. 이와 같은 어닐링 단계에 의해 평면형 상부 및 하부면(105, 104)을 가진 균질의 단결정(3C-SiC)층이 제공된다. 여기서, 주목해야 할 것은 그 외의 어닐링 조건이, 예를 들면, 1200℃∼1350℃ 범위의 온도에서 적용될 수도 있다.
그와 같은 조건을 이용하여 이온빔 합성에 의해 그와 같은 매몰 실리콘카바이드층(5)를 제조하는 것는, 제이.케이.앤. 린드너, 에이. 프론비저, 비. 라우쉔바흐 및 비. 스트리츠커에 의한 Fall meeting of the Materials Research Society, Boston, USA(1994), Mater. Res. Soc. Syn. Proc. Vol.354, 1995, 171페이지에 최초로 발표되었다.
그러나, 지금까지 화학적 에칭 또는 화학기계적 연마 공정에 의해 단순히 기판의 상부 부분(1a)을 제거함으로써 평탄한 에피택셜 실리콘카바이드 표면층(5)을 얻는 것은 불가능하였다. 즉, 실리콘카바이드 침전물 및/또는 표면 클러스터(cluster)의 존재 때문에, 실리콘카바이드층(5)의 상부면(105)은 항상 바람직하지 않은 거칠기를 나타냈다. 예로써, 에칭에 의해 상부 기판층을 제거하려는 시도에서, 임의 순서로 SiC 입자를 기판 표면에 재침착(redeposit)시키면, 매우 거친 기판 표면이 생성되는 것이 실험에 의해 나타났다. 실리콘카바이드 결합의 극성 부위 때문에, 이들 입자가 매우 견고히 실리콘카바이드 표면에 부착되는 것으로 추측된다.
본 발명의 본 실시예에 따르면, 도 1(d)에 관하여 더욱 설명되는 바와 같이, 전술한 심각한 종래 기술의 문제가 처음으로 해결될 수 있었다.
그러므로, 온도(T2)에서 이온 주입 공정(I2)이 실행되었으며, 이 때 매몰 실리콘카바이드층(5)의 단결정 실리콘카바이드에 뚜렷한 계면을 가진, 본 실시예에서는 비정질층인 손상층(10)이 생성되었다.
상기 이온 주입 공정(I2)에는 영족 기체(noble gas) 헬륨이 그의 화학적 불활성 작용 때문에 사용된다. 그러나, 원리상 그 외의 이온, 즉 수소, 산소, 붕소, 인, 네온 등도 사용될 수 있다.
예를 들면, 여기서 헬륨 이온에 대go 다음과 같은 주입 파라미터가 채택되었다:
단위 면적당 주입량: 1.0x1017 cm-2
에너지: 50∼55 KeV
전류밀도: 10 ㎂cm-2
목표 온도 T1: 100℃
도 1(d)에 명확히 나타낸 바와 같이, 비정질 손상층(10)은 매몰된 실리콘카바이드층(5)의 상부면(105)을 포함하거나 또는 둘러싼다. 환언하면, 비정질 손상층(10)은 기판의 상부 부분(1a)의 일부 및 매몰 실리콘카바이드층(5)의 일부분(5a)까지 연장된다.
에너지, 이온 형태, 단위 면적당 주입량 및 목표 온도를 적절히 선택함으로써, 매몰된 실리콘카바이드층(5)의 결정상과 손상 부분(5a) 사이에 뚜렷한 계면을 얻을 수 있다.
또, 비정질 손상층(10)의 침투 깊이 및 폭은 원하는 바에 따라 변동될 수 있다.
정상적으로, 주입 온도(T2)와 이온 형태의 절충이 이루어져야 한다. 예로써, 주입되는 이온이 비교적 가벼운 이온인 경우에는, 온도(T2)는 인-시투(in situ) 어닐링을 피하기 위하여 너무 높으면 안된다. 무거운 이온 종류는 필요한 분량(주입 시간)이 현저히 감소되는 이점을 나타낸다. 무거운 이온에 대해서는 그러한 이온의 침투 깊이는 더 작기 때문에 이온 에너지를 증가시켜야 한다. 그러나, 이온 주입 온도(T2)가 너무 낮은 경우에는, 노출된 실리콘카바이드층 표면의 평탄성은 감소될 수 있다.
도 1(e)에 나타낸 바와 같이, 다음 단계에서, 기판(1a)의 상부 부분 및 매몰 손상층(10)은 실리콘 공정 기술에서 표준 에칭 용액인 HF/HNO3를 함유한 에칭 용액을 사용하여 에칭 단계에서 제거되며, 여기서, 1:6의 혼합비가 매우 효율적인 것으로 입증되었다. 그러나, 그외의 농도 비율 및/또는 KOH, TMAH 등의 기타의 에칭액을 포함하는 기타 에칭 화학 공정이 적용될 수 있다.
에칭 시간은 수초에 달하며, 화학 반응은 매몰 실리콘카바이드층(5)의 결정질 부분에서 선택적으로 정지된다. 그러므로, 에칭 단계의 시간은 중요하지 않으며, 견실한 처리를 시행할 수 있다.
그 결과, 도 1(e)에 나타낸 바와 같이, 실리콘 기판 부분(1b) 및 잔류 실리콘카바이드층(5)을 가진 고품질 Si/SiC 기판이 얻어진다.
이와 같이 에칭 단계 후 얻은 실리콘카바이드층(5)의 주된 이점은 그 표면의 평탄성이다. 그 이유는 표면(105) 부근에 있는 상부 기판 부분(1a)의 SiC 침전물이 완전히 에칭되어 제거되기 때문이다. 따라서, 매몰 실리콘카바이드층 위에 있는 기판(1a)의 상부 부분에 함유되어 있는 SiC 입자는 노출되게 표면에 재침착되지 않지만, 손상층에 함유되어 최종 에칭 단계에서 제거된다. 또한, 새로운 표면으로서 매몰 SiC층의 중간 부분을 제공하기 위하여 손상층이 상기 실리콘카바이드층(5) 내로 적절한 침투 깊이를 가짐으로써 매몰 실리콘카바이드층의 일정 부분을 제거하는 것이 바람직하며, 그것은 매몰 SiC층의 중간 부분이 구조적으로 상부 부분보다 양호하게 발달되고, 따라서 평탄한 표면의 최적 조건을 제공하기 때문이다.
도시되지 않은 최종 단계에서, 에칭 용액의 잔류물을 제거하기 위한 탈염수 중에서 클리닝 처리가 실행될 수 있다.
도 2는 본 발명에 따른 방법의 실시예 2에서, 도 1의 기판의 변형을 나타낸다.
도 2에 도시된 바와 같이, 기판(1')은 하부 부분(1b', 1c')을 포함하며, 1b'는 실리콘 부분을 나타내고 1c'는 실리콘 이산화물 부분을 나타낸다. 그러한 기판은 SOI(silicon on insulator) 기판으로 알려져 있다.
도 3(a) 내지 3(c)는 본 발명에 따른 방법의 실시예 3에서, 도 1의 손상층 주입 단계의 변형예를 나타낸다.
도 3에 도시된 실시예 3에 있어서, 매몰 실리콘카바이드층(5) 내로 침투하지 않고 다만 그 상부면(105)에 인접 또는 정지하는 손상층(10')이 생성된다.
또한, 다른 도시되지 않은 실시예에 따르면, 손상층은 상부면(105)의 하부 쪽에 인접하거나, 바꾸어 말하면 다만 매몰 실리콘카바이드층(5)에 포함될 수도 있다.
도 4(a) 내지 4(c)는 본 발명에 따른 방법의 실시예 4의 공정 순서를 나타낸다.
실시예 4에 관해서는, 개시점은 도 1(c)에 나타낸 구조이다. 그러나, 여기서 평면형 상부 및 하부 표면을 가진 손상층이 생성되지 않고, 침투 깊이가 변형된 손상층(10")이 생성되는 온도(T3)에서 이온 주입 단계(I3)가 이루어진다. 특히, 손상층(10")은 매몰 실리콘카바이드층(5)을 완전히 침투하여 기판(1b)의 하부 부분에까지 진입하는 중간 부분(100")을 함유한다. 이것은 이온빔 주입 단계(I3)에 의해 달성되며, 여기서 침투 깊이는 아무 마스크도 사용하지 않고 이온빔의 에너지를 국부적으로 변화시켜 변경된다. 이와 같은 주입 단계(I3)의 결과를 도 4(a)에 나타낸다.
침투 깊이를 조절할 수 있는 또 다른 방법은 두 가지 이온 주입 단계, 즉 제1 단계는 I2에 상응하고, 제2 단계는 높은 에너지를 가지며 마스크에 의해 중간 부분(100")에 제한되는 이온 주입 단계를 이용하는 것이다.
다음 단계에서, 에칭은 실시예 1∼실시예 3에서와 같이 HF/HNO3를 사용하여 실행하여 도 4(b)에 도시된 구조를 얻게 된다. 여기서, 노출된 실리콘카바이드층(5)은 상기 부분을 분리하는 깊은 트렌치(trench)(100)를 가진 2개 부분으로 분리된다. 도 4(b)에 나타낸 구조물은 마이크로 기계적 설계에 매우 적합하며, 그의 제조는 기판에 매달린 센서부를 제조하는 언더 에칭 단계를 포함한다.
그와 같은 언더 에칭 단계는 언더 에칭 영역(110)을 생성하는 도 4(c)에 예시되어 있다.
여기서, 임의의 구조물은 상기 손상층에 패터닝된 다음 에칭에 의해 SiC층으로 전사될 수 있음을 주목해야 한다.
도 5는 본 발명에 따른 방법의 실시예 5의 공정 순서를 나타낸다.
도 5에 나타낸 실시예 5에 따르면, 기판(1')의 기판 부분(1b', 1d') 위에 있는 에피택셜 실리콘카바이드층(5)은 추가 처리 단계에 사용되어 LED 구조물(LED = Light Emitting Diode, 발광 다이오드)을 생성시킨다.
여기서, 기판 부분(1b')은 실리콘 웨이퍼 부분을 나타내며, 기판 부분(1d')은 예로써 추가 주입 단계에 의하여 얻어지는 도핑된 실리콘 부분을 나타낸다.
실리콘카바이드층(5)의 실리콘카바이드 표면의 상부에, 인듐-알루미늄-갈륨-질소층이 침착되고, 그 상부에 금속화층(7)이 상기 LED 구조물을 제공하기 위하여 형성된다. 그러므로, 본 발명의 방법은 저비용 공정으로 LED를 생성하기 위한 적절한 기판을 제공한다.
실리콘 웨이퍼 부분으로서 기판 부분(1b')을, 또 도핑된 실리콘 부분으로서 기판 부분(1d')을 가진 기판 대신에, 적절히 고도로 도핑된 기판을 사용할 수 있다.
이상과 같이 소정의 실시예에 관하여 본 발명을 설명했지만, 그에 국한되지 않고 여러 방식으로 변경될 수가 있다.
특히, 상기 설명한 재료는 다만 예시일 뿐이며 기타 적절한 재료로 대체될 수 있고, 에칭 공정에 대하여도 동일하다. 또한, 본 발명은 그 외의 반도체 기술 기판층에 대하여도 이용될 수 있다.
앞의 실시예에 따르면, 이온 주입 단계로 비정질 매몰 손상층이 생성되었지만, 본 발명은 이에 제한되지 않는다. 물론, 주입 이온 종류 및 기타 주입 파라미터에 따라, 어느 정도의 손상은 에칭 단계에서 노출된 실리콘카바이드층의 평탄면을 남기면서 용이하게 제거될 수 있는 손상층을 얻기에 충분할 수 있다.
여기서, 언급해야 할 것은, 매몰 손상층을 제공하는 이온 주입 단계가 가우스 분포 꼬리(tail)의 상당 부분을 컷-오프(cut-off)할 수 있는 경우에는, 가우스 프로파일을 박스 형상 프로파일로 변환하는 제1의 어닐링 단계를 생략할 수 있다는 것이다. 이것은 평탄한 실리콘카바이드 표면을 얻는 방법을 더욱 단순화시킬 것이다.
또한, LED 구조물은 본 발명에 따른 적층 반도체 기술 구조물 상에 형성될 수 있는 매우 다양한 구조물의 예일 뿐이다.
Claims (22)
- 적어도 하나의 제2 반도체 기술 재료의 기판(1; 1') 상에 제1 반도체 기술 재료의 층(5)을 가진 적층 반도체 기술 구조물을 형성하는 방법에 있어서,상기 기판(1; 1')을 제공하는 단계,상부면(105)과 하부면(104)을 가지며, 상기 기판(1; 1')을 상부 부분(1a)과 하부 부분(1b; 1b', 1c)으로 분할하는 매몰층(5)을 형성하도록, 상기 기판(1; 1')에 상기 제1 반도체 기술 재료의 상기 층(5)을 매몰시키는 단계,상기 매몰층(5)의 상기 상부면(105)과 적어도 부분적으로 인접 및/또는 상기 상부면(105)을 적어도 부분적으로 포함하는 매몰 손상층(10; 10'; 10", 100")을 생성하는 단계, 및상기 매몰층(5)을 노출시키도록 상기 기판(1; 1') 및 상기 매몰 손상층(10; 10'; 10", 100")의 상기 상부 부분(1a)을 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항에 있어서,상기 제1 반도체 기술 재료는 실리콘카바이드이며, 상기 제2 반도체 기술 재료는 실리콘인 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항 또는 제2항에 있어서,상기 매몰 단계는 제1 온도(T1)에서 제1 이온 어닐링 단계(I1)에 의해 실행되고, 이어서 선택적 어닐링 단계(T2)가 실행되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 매몰 손상층(10; 10'; 10", 100")을 생성하는 상기 단계는 제2 온도(T2)에서 제2 이온 주입 단계(I2)에 의해 실행되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 기판(1; 1') 및 상기 매몰 손상층(10; 10'; 10", 100")의 상기 상부 부분(1a)을 제거하는 상기 단계가 에칭 단계임을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제5항에 있어서,상기 매몰 손상층(10; 10'; 10", 100")은 상기 매몰층(5)의 일부분(5a)이 상기 손상층(10; 10'; 10", 100")에 속하도록 상기 매몰층(5)의 상부면(105) 하부로 인접되거나 또는 상기 매몰층(5)의 상부면(105)을 포함하고, 상기 일부분(5a)은 상기 매몰층(5)의 다른 부분에 대하여 상기 에칭 단계에서 선택적으로 에칭되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서,상기 손상층(10; 10'; 10", 100")의 폭이 상기 매몰층(5)의 상기 상부면(105)을 따라서 변동되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제7항에 있어서,상기 손상층(10; 10'; 10", 100")이 측면 한계 영역(100")에서 상기 매몰층(5)을 가로지르는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제7항 또는 제8항에 있어서,상기 손상층(10; 10'; 10", 100")의 폭이 제3 온도(T3)에서 국부적으로 제한된 제3 이온 주입 단계(I3)를 실행함으로써 변동되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제7항 또는 제8항에 있어서,상기 손상층(10; 10'; 10", 100")의 폭이 국부적으로 조절된 방식으로 상기 제2 이온 주입 단계(I2)를 실행함으로써 변동되는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제1항 내지 제10항 중 어느 한 항에 있어서,상기 기판(1; 1')이 제3 반도체 기술 재료의 층(1c', 1d')을 포함하는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제11항에 있어서,상기 제3 반도체 기술 재료의 상기 층(1c', 1d')이 상기 매몰층(5) 하부에 위치하는 실리콘 산화물층(1c')인 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제11항에 있어서,상기 제3 반도체 기술 재료의 상기 층(1c', 1d')이 상기 매몰층(5) 하부에 위치하는 도핑된 실리콘층(1d')인 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 제13항에 있어서,상기 적층 구조물 상에 LED 구조물을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 적층 반도체 기술 구조물의 형성 방법.
- 적어도 하나의 제2 반도체 기술 재료의 기판(1; 1') 상에 제1 반도체 기술 재료의 매몰층(5)을 가진 적층 반도체 기술 구조물에 있어서,상기 매몰층(5)은 상부면(105) 및 하부면(104)을 가지고 상기 기판(1; 1')을 상부 부분(1a)과 하부 부분(1b; 1b', 1c)으로 분할하며, 상기 매몰층(5)의 상부면(105)을 적어도 부분적으로 인접하며 및/또는 적어도 부분적으로 포함하는 매몰 손상층(10; 10'; 10", 100")을 가진 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제15항에 있어서,상기 제1 반도체 기술 재료는 실리콘카바이드이며, 상기 제2 반도체 기술 재료는 실리콘인 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제15항 또는 제16항에 있어서,상기 매몰층의 일부분(5a)이 상기 손상층(10; 10'; 10", 100")에 속하도록 상기 매몰 손상층(10; 10'; 10", 100")은 상기 매몰층(5)의 상부면(105) 하부로 인접되거나 또는 상기 상부면(105)을 포함하는 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제15항 내지 제17항 중 어느 한 항에 있어서,상기 손상층(10; 10'; 10", 100")의 폭이 상기 매몰층(5)의 상부면(105)을 따라 변동되는 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제18항에 있어서,상기 손상층(10; 10'; 10", 100")이 부분적으로 상기 매몰층(5)을 횡단하는 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제15항 내지 제19항 중 어느 한 항에 있어서,상기 기판(1; 1')이 제3 반도체 기술 재료의 층(1c', 1d')을 포함하는 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제20항에 있어서,상기 제3 반도체 기술 재료의 상기 층(1c', 1d')은 상기 매몰층(5) 하부에 위치한 실리콘 산화물층(1c')인 것을 특징으로 하는 적층 반도체 기술 구조물.
- 제20항에 있어서,상기 제3 반도체 기술 재료의 상기 층(1c', 1d')이 상기 매몰층(5) 하부에 위치한 도핑된 실리콘층(1d')인 것을 특징으로 하는 적층 반도체 기술 구조물.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32875901P | 2001-10-12 | 2001-10-12 | |
| US60/328,759 | 2001-10-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050035156A true KR20050035156A (ko) | 2005-04-15 |
| KR100618103B1 KR100618103B1 (ko) | 2006-08-29 |
Family
ID=23282315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047005378A KR100618103B1 (ko) | 2001-10-12 | 2002-10-11 | 적층 반도체 기술 구조물의 형성 방법 및 대응하는 적층반도체 기술 구조물 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7294564B2 (ko) |
| EP (1) | EP1435110B1 (ko) |
| JP (1) | JP4225905B2 (ko) |
| KR (1) | KR100618103B1 (ko) |
| CN (1) | CN1316586C (ko) |
| AU (1) | AU2002340555A1 (ko) |
| DE (1) | DE60211190T2 (ko) |
| WO (1) | WO2003034484A2 (ko) |
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-
2002
- 2002-10-11 JP JP2003537114A patent/JP4225905B2/ja not_active Expired - Fee Related
- 2002-10-11 AU AU2002340555A patent/AU2002340555A1/en not_active Abandoned
- 2002-10-11 WO PCT/EP2002/011423 patent/WO2003034484A2/en active IP Right Grant
- 2002-10-11 DE DE60211190T patent/DE60211190T2/de not_active Expired - Lifetime
- 2002-10-11 US US10/492,329 patent/US7294564B2/en not_active Expired - Fee Related
- 2002-10-11 CN CNB028201957A patent/CN1316586C/zh not_active Expired - Fee Related
- 2002-10-11 KR KR1020047005378A patent/KR100618103B1/ko not_active IP Right Cessation
- 2002-10-11 EP EP02774705A patent/EP1435110B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4225905B2 (ja) | 2009-02-18 |
| WO2003034484A2 (en) | 2003-04-24 |
| AU2002340555A1 (en) | 2003-04-28 |
| JP2005506699A (ja) | 2005-03-03 |
| CN1316586C (zh) | 2007-05-16 |
| US7294564B2 (en) | 2007-11-13 |
| WO2003034484A3 (en) | 2003-09-18 |
| KR100618103B1 (ko) | 2006-08-29 |
| US20040248390A1 (en) | 2004-12-09 |
| DE60211190D1 (de) | 2006-06-08 |
| CN1698193A (zh) | 2005-11-16 |
| EP1435110A2 (en) | 2004-07-07 |
| EP1435110B1 (en) | 2006-05-03 |
| DE60211190T2 (de) | 2006-10-26 |
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