JP2005506699A - 積層半導体構造体を形成させるための方法および相応する積層半導体構造体 - Google Patents
積層半導体構造体を形成させるための方法および相応する積層半導体構造体 Download PDFInfo
- Publication number
- JP2005506699A JP2005506699A JP2003537114A JP2003537114A JP2005506699A JP 2005506699 A JP2005506699 A JP 2005506699A JP 2003537114 A JP2003537114 A JP 2003537114A JP 2003537114 A JP2003537114 A JP 2003537114A JP 2005506699 A JP2005506699 A JP 2005506699A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- embedded
- buried
- semiconductor material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000000463 material Substances 0.000 claims abstract description 35
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 62
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 61
- 238000005530 etching Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 100
- 238000002513 implantation Methods 0.000 description 18
- 235000012431 wafers Nutrition 0.000 description 12
- 239000013078 crystal Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 230000035515 penetration Effects 0.000 description 8
- 238000010924 continuous production Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910018509 Al—N Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002371 helium Chemical class 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- -1 helium ions Chemical class 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Description
【0001】
本発明は、少なくとも1つの第2の半導体材料のサブストレート上に第1の半導体材料の層を有する積層半導体構造体を形成させるための方法および相応する積層半導体構造体に関する。
【0002】
本明細書中で使用されたようなサブストレートという用語は、一般的な形で理解されるべきであり、半導体工学の処理技術において公知の全てのサブストレート、例えばウェハサブストレート、層状サブストレート、ウェルサブストレート、エピタキシャルサブストレート、SIMOXサブストレート、SOIサブストレート、サファイアサブストレート上シリコン等を含むことを挙げておく。
【0003】
更に、半導体材料は、半導体工学のプロセスにおいて使用された任意の導電性材料、半導電性材料または絶縁性材料として理解されることができる。
【0004】
他の半導体工学の材料に適用可能であるけれども、本発明および本発明の根底にある問題は、シリコンサブストレート上の炭化ケイ素層に関連して討論されるであろう。
【0005】
炭化ケイ素(SiC)は、確立された半導体工学のプロセスおよび材料に対する工業的適合性と組み合わされた卓越した物理的性質のために、最近の10年間にますます工業的重要性を獲得した半導体材料である。
【0006】
しかし、これまでのところ、この半導体材料の幅広い使用は、適当な平滑面を有する結晶ウェハまたは薄膜の有効性の問題ならびにそれぞれこのような結晶ウェハおよび薄膜の困難な製造により生じる高い価格によって妨害されている。それにも拘わらず、幾つかの商業的な半導体技術による製品は、既に市場に現れているが、しかし、桁外れに高い価格である。安価なサブストレート上での大きな面積を有するエピタキシャル炭化ケイ素薄膜の原価効率のよい製造に関連する材料の問題が解決されるならば、炭化ケイ素の幅広い適用を期待することができる。
【0007】
炭化ケイ素の製造のために、2つの標準法が公知である。第1の方法は、単結晶成長法であり、第2の方法は、薄膜エピタキシャル法である。工業的に有用な炭化ケイ素は、単結晶成長および高価な炭化ケイ素単結晶上での炭化ケイ素層のホモエピタキシーにより得ることができる。しかし、大面積の安価なサブストレート上でのヘテロエピタキシャル炭化ケイ素被膜を実現させるのに適した方法は、今日まで公知ではない。
【0008】
図6a〜6cには、米国特許第6214107号明細書B1の記載から公知の炭化ケイ素デバイスを製造するための連続的な従来法が示されている。
【0009】
図6aに示されているように、この方法の出発点は、高価な炭化ケイ素ウェハ11である。
【0010】
第1の処理工程において、図6bに示されているように、注入Iは、結晶欠陥を結晶表面に隣接して層11b中に導入するために、炭化ケイ素ウェハ11の表面の少なくとも一部分にイオンを注入し、損傷を及ぼされていないサブストレート範囲11aを留めるようにして実施される。
【0011】
第2の処理工程において、酸化Oが実施され、二酸化珪素薄膜を結晶表面上の注入された層中で形成される。
【0012】
最終的に、第3の工程において、図6cに示されているように、層11b中の二酸化ケイ素薄膜は、HF化学薬品を用いてエッチング法によって除去され、SiCの清潔にされた表面を有するサブストレート範囲11aの炭化ケイ素デバイスを生じる。
【0013】
この公知方法の欠点は、高価な炭化ケイ素ウェハサブストレートが必要とされるという事実である。更に、注入処理後の酸化工程の必要性は、公知方法を複雑なものにする。
【0014】
従って、本発明の目的は、積層半導体構造体を形成させるための安価で複雑でない方法および平滑面を有する相応する改善された積層半導体構造体を提供することである。
【0015】
本発明によれば、この目的は、請求項1に定義された方法および請求項15に定義された構造体によって達成される。
【0016】
本発明による方法および本発明による構造体は、安価なサブストレート上に大きな平滑面を有するエピタキシャル炭化ケイ素薄膜の原価効率のよい製造に貢献する。更に、本発明による構造体は、サブストレート製造業者が使用者側で完成される半加工された構造体を提供するという利点を生じる。この場合、上層は、簡単なエッチング法で露出させることができる埋設された層のための保護層として役立つ。
【0017】
本発明の基礎を為す概念は、埋設された層を備えさせ、その後に埋設された層の上側表面に少なくとも部分的に隣接されておりおよび/または埋設された層の上側表面を少なくとも部分的に含む埋設された損傷層を形成させることである。
【0018】
好ましい実施態様は、それぞれの従属請求項に記載されている。
【0019】
好ましい実施態様によれば、第1の半導体材料は、炭化ケイ素であり、第2の半導体材料は、シリコンである。
【0020】
別の好ましい実施態様によれば、埋設工程は、第1の温度で第1のイオン注入工程によって実施され、引続き場合によってはアニーリング工程が続く。
【0021】
別の好ましい実施態様によれば、埋設された損傷層を形成させる工程は、第2の温度で第2のイオン注入工程によって実施される。
【0022】
別の好ましい実施態様によれば、サブストレートの上部および埋設された損傷層を除去する工程は、エッチング工程である。
【0023】
別の好ましい実施態様によれば、埋設された損傷層は、埋設された層の一部分が損傷層に属する程度に下方から埋設された層の上部に隣接しているかまたは埋設された層の上部を含む。この場合、埋設された層の一部分は、埋設された層の他の部分に対してエッチング工程で選択的にエッチングされる。
【0024】
別の好ましい実施態様によれば、損傷層の幅は、埋設された層の上側表面に沿って変化される。こうして、1つの構造体は、埋設された層に移行される損傷層中にパターン化されてよい。
【0025】
別の好ましい実施態様によれば、損傷層は、横方向に制限された範囲内で埋設された層と交叉する。
【0026】
別の好ましい実施態様によれば、損傷層の幅は、局部的に制限された第3のイオン注入工程の実施によって第3の温度で変化される。
【0027】
別の好ましい実施態様によれば、損傷層の幅は、第2のイオン注入工程の実施によって局部的に調節された方法で変化される。
【0028】
別の好ましい実施態様によれば、サブストレートは、第3の半導体材料の層を有する。
【0029】
別の好ましい実施態様によれば、第3の半導体材料の層は、埋設された層の下方に位置した酸化ケイ素層である。
【0030】
別の好ましい実施態様によれば、第3の半導体材料の層は、埋設された層の下方に位置したドープされたシリコン層である。
【0031】
別の好ましい実施態様によれば、LED構造体は、積層構造体上に形成される。
【0032】
本発明の実施態様は、図に示されており、以下に詳細に記載されている。
【0033】
全図面を通して、同じ参照符号は、同一または機能的に同一の部分を示す。
【0034】
図1a〜1eは、本発明による方法の第1の実施態様の連続的方法を示す。
【0035】
本発明による方法の第1の実施態様の出発点は、フロートゾーンシリコンウェハ1であり、このフロートゾーンシリコンウェハの主要面は、図1aにおいて参照符号101で示されている。
【0036】
本例において、ウェハ1は、<100>方位を有し、1000Ωcmの比抵抗をもつn型導電性(燐でドープされた)を有していた。しかし、また、異なる方位および/またはドーピングおよび/または異なって成長されたウェハ(Czochralsky参照)を有する他のウェハサブストレートも適していることに注目すべきである。
【0037】
図1bに示されているように、炭素Cは、化学量論的に埋設された炭化ケイ素層5がC分布のほぼ最大で形成される程度に温度T1で第1の注入工程で注入される。この分布は、図1bの左側に示されており、ρ(x)を示し、この場合、xは、浸透深さである。注入工程I1の後で、分布は、公平にガウシアン分布によって十分に記載されることができる。
【0038】
例えば、注入パラメーターは、次の通りである:
線量: 8.5×1017cm−2
エネルギー量: 180keV
電流密度: 10μAcm−2
ターゲット温度T1: 450℃
しかし、注入工程I1は、注入された炭化ケイ素層5の上側表面105および下側表面104の散在性の表面プロフィールを生じる。即ち、ガウシアン分布のために前記表面プロフィールを生じる。換言すれば、SiCから、埋設された層5の存在により形成されたサブストレートの上部および下部への鮮明な移行は存在しない。
【0039】
図1cに示されているように、望ましい鮮明な移行を反映するボックス形状の分布ρ′(x)を有するために、約10時間の1250℃での温度T2でのアニーリング工程は、アルゴン雰囲気中で実施される。このアニーリング工程は、平らな上側表面105および下側表面104を有する均質な単結晶3C−SiC層を提供する。この場合には、他のアニーリング条件、例えば1200℃〜1350℃の温度も適用可能であることに注目すべきである。
【0040】
このような条件を用いてのイオンビーム合成によるかかる埋設された炭化ケイ素層5の製造は、最初にJ.K.N. LIndner, A. Frohnwieser, B. RauschenbachおよびB. Stritzker, Fall Meeting of the Materials Research Society, Boston, USA (1994), Mater. Res. Syn. Proc, Vol. 354 (1995), 171によって開示された。
【0041】
しかし、これまで平滑なエピタキシャル炭化ケイ素層5をサブストレートの上部1aの簡単な除去、化学的エッチングまたは化学的機械研磨法によって得ることは、不可能である。即ち、炭化ケイ素沈殿物および/または表面クラスターの存在のために、炭化ケイ素層5の上側表面105は、望ましくない粗さを常に示す。実験では、例えばエッチングによってサブストレートの上部層を除去する試みにおいて、SiC粒子は、ランダムな程度に極めて粗いサブストレート表面を生じるサブストレート表面上に再付着される。炭化ケイ素範囲の極性部分のために、恐らく、この粒子は、炭化ケイ素表面に極めて堅固に付着するものと思われる。
【0042】
前記の深刻な公知技術水準の問題は、本発明の前記実施態様により、図1dに関連してさらに説明されているように、初めて解決することができた。
【0043】
それ故、温度T2での注入工程I2は、埋設された炭化ケイ素層5の単結晶炭化ケイ素に対する鮮明な移行部を有する損傷層10、本例では無定形層、が形成されるように実施される。
【0044】
注入工程I2のためには、希ガスのヘリウムが使用され、即ちこのヘリウムは、化学的に不活性の挙動を有するために使用される。しかし、原理的に他のイオン、例えば水素、酸素、硼素、燐、ネオン等も使用することができる。
【0045】
例えば、本明細書中では、ヘリウムイオンのための次の注入パラメーターが採用された:
線量: 1.0×1017cm−2
エネルギー量: 50〜55keV
電流密度: 10μAcm−2
ターゲット温度T1: 100℃
図1dに明らかに説明されているように、本明細書中で無定形の損傷層10は、埋設された炭化ケイ素層5の上側表面105を含むかまたは包囲している。換言すれば、無定形の損傷層10は、サブストレートの上部1aの部分および埋設された炭化ケイ素層5の部分5aに対して延在している。
【0046】
エネルギー量、イオン型、線量およびターゲット温度を適当に選択することによって、埋設された炭化ケイ素層5の結晶相と損傷を受けた部分5aとの間で鮮明な境界面を得ることができる。更に、無定形の損傷層10の浸透深さおよび浸透幅は、所望の通りに変動させることができる。
【0047】
通常、トレードオフは、注入温度T2およびイオン型のために見出されなければならない。例えば、注入されたイオンが同程度の光のイオンである場合には、温度T2は、原位置でのアニーリングを回避させるために高すぎてはならない。重いイオン種は、必要とされる線量(注入時間)が劇的に減少されてもよいという利点を示す。イオンのエネルギー量は、重いイオンの僅かな浸透深さのために重いイオンのために増加されなければならない。しかし、注入温度T2が低すぎる場合には、露出された炭化ケイ素層の表面の平滑度は、減少されてよい。
【0048】
図1eに示されているように、次の工程でサブストレートの上部1aおよび埋設された損傷層10は、HF/HNO3を含有するエッチング液を用いてエッチング工程で除去され、この場合このエッチング液は、シリコン処理技術において標準のエッチング液である。この場合、1:6の混合比は、極めて効果的であることが証明された。しかし、他の濃度比および/または他の腐食剤を含む他のエッチング化学、例えばKOH、TMAH等が適用されてもよい。
【0049】
エッチング時間は、数秒間に達し、化学反応は、埋設された炭化ケイ素層5の結晶部分上で選択的に停止される。それ故、エッチング工程の時間は、重要でなく、確固とした方法を得ることができる。
【0050】
結果として、シリコンサブストレートの部分1bおよび残りの炭化ケイ素層5を有する高い品質のSi/SiCサブストレートは、図1eの説明と同様に得られる。
【0051】
このエッチング工程後に得られた炭化ケイ素層5の主要な利点は、この炭化ケイ素層の平滑度にある。この理由は、表面105に隣接したサブストレートの上部1a中でのSiC沈殿物が完全に腐蝕除去されるからである。従って、埋設された炭化ケイ素層上に存在するサブストレートの上部1a中に含有されているSiC粒子は、露出された表面上に再付着されるのではなく、損傷層中に含有され、最終的なエッチング工程で除去される。更に、埋設されたSiC層の中間部分を新しい表面として備えさせるために、炭化ケイ素層5中への損傷層10の適当な浸透深さを有する場合に、埋設された炭化ケイ素層の一定の部分を除去することは、有利である。それというのも、この部分は、構造的に上部よりも良好に展開され、したがって平滑面にとって最も良好な条件が提供されるからである。
【0052】
エッチング液の残留物を除去するために脱イオン水中での清浄化処理は、説明されていない最終処理工程で、実施されてよい。
【0053】
図2は、本発明による方法の第2の実施態様における図1のサブストレートの変形を示す。
【0054】
図2に示されているように、サブストレート1′は、下部1b′および1c′を有し、この場合1b′は、シリコン部分を表わし、1c′は、二酸化ケイ素部分を表わす。このようなサブストレートは、SOI(silicon on insulator)サブストレートとして公知である。
【0055】
図3a〜3cは、本発明による方法の第3の実施態様において、図1の損傷層の注入工程の変形を示す。
【0056】
図3に示された第3の実施態様によれば、損傷層10′が形成され、この損傷層は、埋設された炭化ケイ素層5中に浸透するのではなく、この埋設された炭化ケイ素層5の上側表面105に単に隣接するかまたは対向する。
【0057】
更に、説明されていない他の実施態様により、損傷層は、下方から上側表面105に隣接していてもよいかまたは換言すれば、埋設された炭化ケイ素層5中のみに含まれていてもよい。
【0058】
図4a〜4cは、本発明による方法の第4の実施態様の連続的方法を示す。
【0059】
第4の実施態様に関連して、出発点は、図1cに示された構造である。しかし、本明細書中で温度T3での注入工程I3が適用され、平らな上側表面および下側表面を有する損傷層が生じるのではなく、浸透深さ中で調節された損傷層10′′が生じる。特に、損傷層10′′は、介在部分100′′を含み、この介在部分は、埋設された炭化ケイ素層5を貫通し、サブストレートの下部1bに進入している。これは、イオンビーム注入工程I3によって達成されることができ、この場合浸透深さは、任意のマスクを使用することなくイオンビームのエネルギー量を局部的に変えることによって調節される。この注入工程I3の結果は、図4aに示されている。
【0060】
調節された浸透深さを得るための別の方法は、2つの注入工程を使用することであり、この場合には、第1の工程は、I2に相応し、第2の工程は、高いエネルギー量を有し、マスクによって中間部分100′′に制限されている。
【0061】
次の工程で、エッチングは、図4bに示された構造を生じる第1ないし第3の実施態様と同様にHF/HNO3を用いて実施される。この場合、露出された炭化ケイ素層5は、この炭化ケイ素層を分離する深いトレンチ100を有する2つの部分に分離される。図4bに示された構造体は、製造業者がサブストレート上に懸吊されたセンサー部分を製造するためのアンダーエッチング工程を含むマイクロメカニカル設計に十分に適している。
【0062】
このようなアンダーエッチング工程は、アンダーエッチング範囲110を形成する図4cに関連して説明される。
【0063】
この場合、任意の構造体を損傷層中にパターン化することができ、次にSiC層へのエッチングによって移行されることができることに注目すべきである。
【0064】
図5は、本発明による方法の第5の実施態様の連続的方法を示す。
【0065】
図5に示された第5の実施態様によれば、サブストレート1′のサブストレート部分1b′、1d′上のエピタキシャル炭化ケイ素層5は、LED構造体(LED=Light Emitting Diode)を生じる他の処理工程のために使用される。
【0066】
この場合、サブストレート部分1b′は、シリコンウェハ部分を示し、サブストレート部分1d′は、ドープされたシリコン部分を示し、この場合このシリコン部分は、例えば付加的に注入工程によって得られる。
【0067】
炭化ケイ素層5の炭化ケイ素表面上には、インジウム−アルミニウム−ガリウム−窒素層が付着されており、この層の表面上には、発光ダイオード構造体を備えさせるために金属化層7が備えられている。従って、本発明による方法は、安価な連続的方法でLEDを製造するのに適したサブストレートを提供する。
【0068】
シリコンウェハ部分としてのサブストレート部分1b′およびドープされたシリコン部分としてのサブストレート部分1d′を有するサブストレートの代わりに、適当に高度にドープされたサブストレートも使用されることができる。
【0069】
本発明は、特殊な実施態様に関連して記載されたけれども、これに限定されるのではなく、多数の方法で変更可能である。
【0070】
特に、記載された物質は、例にすぎず、他の適当な物質によって代替可能である。同じことは、エッチング法についても云えることである。また、本発明は、半導体技術の他のサブストレート層に対しても使用されることができる。
【0071】
上記実施態様において、注入工程は、無定形の埋設された損傷層を生じたけれども、本発明は、これに限定されるものではない。勿論、注入イオン種および他の注入パラメーターに依存して、或る程度の損傷も損傷層を得るのに十分であり、この場合この損傷層は、エッチング工程で簡単に除去されることができ、露出された炭化ケイ素層の平滑面を背後に留める。
【0072】
この場合、埋設された損傷層を提供するための注入工程がガウシアン分布の尾の十分に大きな部分の切り捨てを可能にするとしても、ガウシアンプロフィールをボックス形状のプロフィールに変換するための第1のアニーリング工程は、省略されていてもよいことが述べられている。更に、これは、平滑な炭化ケイ素表面を得るための方法をさらに簡易化する。
【0073】
また、LED構造体は、本発明による積層半導体技術による構造体上に形成させることができる、多種多様な可能な構造体の1例であるにすぎない。
【図面の簡単な説明】
【0074】
【図1】a〜eは、本発明による方法の第1の実施態様の連続的方法を示す略図。
【0075】
【図2】本発明による方法の第2の実施態様における図1のサブストレートの変形を示す略図。
【0076】
【図3】本発明による方法の第3の実施態様における図1の損傷層の注入工程の変形を示す略図。
【0077】
【図4】a〜cは、本発明による方法の第4の実施態様の連続的方法を示す略図。
【0078】
【図5】本発明による方法の第5の実施態様の連続的方法を示す略図。
【0079】
【図6】a〜cは、米国特許第6214107号明細書B1の記載から公知の炭化ケイ素デバイスを製造するための公知技術水準の連続的方法を示す略図。
【符号の説明】
【0080】
1、1′、11 サブストレート、
1a、1b、1b′、11a、11b サブストレートの部分、
1c′ 二酸化ケイ素層、
1d′ ドープされたシリコン層、
5 埋設されたSiC層、
5a 埋設された損傷層10に属する埋設されたSiC層5の部分、
6 In−Ga−Al−N層、
7 金属化層、
10、10′、10′′、100′′ 埋設された損傷層、
100 トレンチ、
101 サブストレート表面、
103 二酸化ケイ素層1c′の下面、
104、105 埋設されたSiC層の表面、
110 アンダーエッチング範囲、
I、I1〜I3 注入工程、
T1〜T3 注入温度、
ρ、ρ′ Cの濃度分布
Claims (22)
- 少なくとも1つの第2の半導体材料のサブストレート(1;1′)上に第1の半導体技術材料の層(5)を有する積層半導体構造体を形成させる方法において、次の工程:
サブストレート(1;1′)を準備する工程;
第1の半導体材料の層(5)をサブストレート(1;1′)中に埋設し、この場合この埋設された層(5)は、上側表面(105)および下側表面(104)を有し、このサブストレート(1;1′)を上部(1a)と下部(1b;1b′、1c)に分割する工程;
埋設された層(5)の上側表面(105)に少なくとも一部分が隣接しおよび/または埋設された層(5)の上側表面(105)を少なくとも一部分含む埋設された損傷層(10;10′;10′′、100′′)を形成させる工程;および
埋設された層(5)を露出させるためにサブストレート(1;1′)の上部(1a)および埋設された損傷層(10;10′;10′′、100′′)を除去する工程を有することを特徴とする、積層半導体構造体を形成させるための方法。 - 第1の半導体材料が炭化ケイ素であり、第2の半導体材料がシリコンである、請求項1記載の方法。
- 埋設の工程を第1のイオン注入工程(I1)によって第1の温度(T1)で実施し、引続き場合によるアニーリング工程(T2)を実施する、請求項1または2記載の方法。
- 埋設された損傷層(10;10′;10′′、100′′)を形成させる工程を第2のイオン注入工程(I2)によって第2の温度(T2)で実施する、請求項1、2または3記載の方法。
- サブストレート(1;1′)の上部(1a)および埋設された損傷層(10;10′;10′′、100′′)を除去する工程がエッチング工程である、請求項1から4までのいずれか1項に記載の方法。
- 埋設された損傷層(10;10′;10′′、100′′)は、埋設された層(5)の一部分(5a)が損傷層(10;10′;10′′、100′′)に属する程度に下方から埋設された層(5)の上部(1a)に隣接しているかまたは埋設された層(5)の上部(1a)を含み、一部分(5a)が埋設された層(5)の他の部分に対してエッチング工程で選択的にエッチングされる、請求項5記載の方法。
- 損傷層(10;10′;10′′、100′′)の幅を埋設された層(5)の上側表面(105)に沿って変化させる、請求項1から6までのいずれか1項に記載の方法。
- 損傷層(10;10′;10′′、100′′)が横方向に制限された範囲(100′′)内で埋設された層(5)と交叉する、請求項7記載の方法。
- 損傷層(10;10′;10′′、100′′)の幅を局部的に制限された第3のイオン注入工程(I3)の実施によって第3の温度(T3)で変化させる、請求項7または8記載の方法。
- 損傷層(10;10′;10′′、100′′)の幅を第2のイオン注入工程(I2)の実施によって局部的に調節された方法で変化させる、請求項7または8記載の方法。
- サブストレート(1;1′)が第3の半導体材料の層(1c′、1d′)を有する、請求項1から10までのいずれか1項に記載の方法。
- 第3の半導体材料の層(1c′、1d′)が埋設された層(5)の下方に位置した酸化ケイ素層(1c′)である、請求項11記載の方法。
- 第3の半導体材料の層(1c′、1d′)が埋設された層(5)の下方に位置したドープされたシリコン層(1d′)である、請求項11記載の方法。
- 更に積層構造体上にLED構造体を形成させる工程を有する、請求項13記載の方法。
- 少なくとも1つの第2の半導体材料のサブストレート(1;1′)上に第1の半導体材料の埋設された層(5)を有する積層半導体構造体において、埋設された層(5)が上側表面(105)および下側表面(104)を有し、サブストレート(1;1′)を上部(1a)と下部(1b;1b′、1c)に分割し、埋設された損傷層(10;10′;10′′、100′′)が埋設された層(5)の上側表面(105)に少なくとも部分的に隣接しおよび/または埋設された層(5)の上側表面(105)を少なくとも部分的に含んでいることを特徴とする、積層半導体構造体。
- 第1の半導体材料が炭化ケイ素であり、第2の半導体材料がシリコンである、請求項15記載の構造体。
- 埋設された損傷層(10;10′;10′′、100′′)は、埋設された層(5)の一部分(5a)が損傷層(10;10′;10′′、100′′)に属する程度に下方から埋設された層(5)の上側表面(105)に隣接しているかまたは埋設された層(5)の上側表面(105)を含む、請求項15または16記載の構造体。
- 損傷層(10;10′;10′′、100′′)の幅が埋設された層(5)の上側表面(105)に沿って変化されている、請求項15から17までのいずれか1項に記載の構造体。
- 損傷層(10;10′;10′′、100′′)が埋設された層(5)と部分的に交叉している、請求項18記載の構造体。
- サブストレート(1;1′)が第3の半導体材料の層(1c′、1d′)を有する、請求項1から19までのいずれか1項に記載の構造体。
- 第3の半導体材料の層(1c′、1d′)が埋設された層(5)の下方に位置した酸化ケイ素層(1c′)である、請求項20記載の構造体。
- 第3の半導体材料の層(1c′、1d′)が埋設された層(5)の下方に位置したドープされたシリコン層(1d′)である、請求項20記載の構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US32875901P | 2001-10-12 | 2001-10-12 | |
PCT/EP2002/011423 WO2003034484A2 (en) | 2001-10-12 | 2002-10-11 | A method for forming a layered semiconductor structure and corresponding structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005506699A true JP2005506699A (ja) | 2005-03-03 |
JP4225905B2 JP4225905B2 (ja) | 2009-02-18 |
Family
ID=23282315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003537114A Expired - Fee Related JP4225905B2 (ja) | 2001-10-12 | 2002-10-11 | 積層半導体構造体を形成させるための方法および相応する積層半導体構造体 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7294564B2 (ja) |
EP (1) | EP1435110B1 (ja) |
JP (1) | JP4225905B2 (ja) |
KR (1) | KR100618103B1 (ja) |
CN (1) | CN1316586C (ja) |
AU (1) | AU2002340555A1 (ja) |
DE (1) | DE60211190T2 (ja) |
WO (1) | WO2003034484A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010502023A (ja) * | 2006-08-30 | 2010-01-21 | ジルトロニック アクチエンゲゼルシャフト | 多層半導体ウエハ及びその製造方法 |
EP2172967A1 (en) | 2008-08-04 | 2010-04-07 | Siltronic AG | Method for manufacturing silicon carbide |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2843061B1 (fr) * | 2002-08-02 | 2004-09-24 | Soitec Silicon On Insulator | Procede de polissage de tranche de materiau |
US7390739B2 (en) | 2005-05-18 | 2008-06-24 | Lazovsky David E | Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region |
US8882914B2 (en) | 2004-09-17 | 2014-11-11 | Intermolecular, Inc. | Processing substrates using site-isolated processing |
US8084400B2 (en) | 2005-10-11 | 2011-12-27 | Intermolecular, Inc. | Methods for discretized processing and process sequence integration of regions of a substrate |
US7749881B2 (en) | 2005-05-18 | 2010-07-06 | Intermolecular, Inc. | Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region |
US7309658B2 (en) | 2004-11-22 | 2007-12-18 | Intermolecular, Inc. | Molecular self-assembly in substrate processing |
US7879710B2 (en) | 2005-05-18 | 2011-02-01 | Intermolecular, Inc. | Substrate processing including a masking layer |
DE102005024073A1 (de) * | 2005-05-25 | 2006-11-30 | Siltronic Ag | Halbleiter-Schichtstruktur und Verfahren zur Herstellung einer Halbleiter-Schichtstruktur |
US7955436B2 (en) | 2006-02-24 | 2011-06-07 | Intermolecular, Inc. | Systems and methods for sealing in site-isolated reactors |
US7544574B2 (en) | 2005-10-11 | 2009-06-09 | Intermolecular, Inc. | Methods for discretized processing of regions of a substrate |
WO2007080545A1 (en) * | 2006-01-12 | 2007-07-19 | Nxp B.V. | Method of fabricating a semiconductor on insulator device having a frontside substrate contact |
US8772772B2 (en) | 2006-05-18 | 2014-07-08 | Intermolecular, Inc. | System and method for increasing productivity of combinatorial screening |
US8011317B2 (en) | 2006-12-29 | 2011-09-06 | Intermolecular, Inc. | Advanced mixing system for integrated tool having site-isolated reactors |
JP2009149481A (ja) * | 2007-12-21 | 2009-07-09 | Siltronic Ag | 半導体基板の製造方法 |
DE102008006745B3 (de) * | 2008-01-30 | 2009-10-08 | Siltronic Ag | Verfahren zur Herstellung einer Halbleiterstruktur |
US7868306B2 (en) * | 2008-10-02 | 2011-01-11 | Varian Semiconductor Equipment Associates, Inc. | Thermal modulation of implant process |
US10049914B2 (en) | 2015-11-20 | 2018-08-14 | Infineon Technologies Ag | Method for thinning substrates |
EP4135006A1 (en) | 2021-08-13 | 2023-02-15 | Siltronic AG | A method for manufacturing a substrate wafer for building group iii-v devices thereon and a substrate wafer for building group iii-v devices thereon |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3622382A (en) * | 1969-05-05 | 1971-11-23 | Ibm | Semiconductor isolation structure and method of producing |
EP0845803A4 (en) * | 1996-04-18 | 2002-03-27 | Matsushita Electric Ind Co Ltd | SiC ELEMENT AND PROCESS FOR PRODUCING THE SAME |
JP3958404B2 (ja) * | 1997-06-06 | 2007-08-15 | 三菱電機株式会社 | 横型高耐圧素子を有する半導体装置 |
ES2165315B1 (es) * | 2000-03-31 | 2003-08-01 | Consejo Superior Investigacion | Procedimiento de fabricacion de capas de carburo de silicio (sic) mediante implantacion ionica de carbono y recocidos. |
-
2002
- 2002-10-11 JP JP2003537114A patent/JP4225905B2/ja not_active Expired - Fee Related
- 2002-10-11 AU AU2002340555A patent/AU2002340555A1/en not_active Abandoned
- 2002-10-11 WO PCT/EP2002/011423 patent/WO2003034484A2/en active IP Right Grant
- 2002-10-11 DE DE60211190T patent/DE60211190T2/de not_active Expired - Lifetime
- 2002-10-11 US US10/492,329 patent/US7294564B2/en not_active Expired - Fee Related
- 2002-10-11 CN CNB028201957A patent/CN1316586C/zh not_active Expired - Fee Related
- 2002-10-11 KR KR1020047005378A patent/KR100618103B1/ko not_active IP Right Cessation
- 2002-10-11 EP EP02774705A patent/EP1435110B1/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010502023A (ja) * | 2006-08-30 | 2010-01-21 | ジルトロニック アクチエンゲゼルシャフト | 多層半導体ウエハ及びその製造方法 |
EP2172967A1 (en) | 2008-08-04 | 2010-04-07 | Siltronic AG | Method for manufacturing silicon carbide |
Also Published As
Publication number | Publication date |
---|---|
JP4225905B2 (ja) | 2009-02-18 |
WO2003034484A2 (en) | 2003-04-24 |
AU2002340555A1 (en) | 2003-04-28 |
CN1316586C (zh) | 2007-05-16 |
US7294564B2 (en) | 2007-11-13 |
WO2003034484A3 (en) | 2003-09-18 |
KR20050035156A (ko) | 2005-04-15 |
KR100618103B1 (ko) | 2006-08-29 |
US20040248390A1 (en) | 2004-12-09 |
DE60211190D1 (de) | 2006-06-08 |
CN1698193A (zh) | 2005-11-16 |
EP1435110A2 (en) | 2004-07-07 |
EP1435110B1 (en) | 2006-05-03 |
DE60211190T2 (de) | 2006-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4225905B2 (ja) | 積層半導体構造体を形成させるための方法および相応する積層半導体構造体 | |
US10453998B2 (en) | Vertical topology light emitting device | |
KR100348682B1 (ko) | 반도체기재의 제조방법 | |
EP2860753B1 (en) | Vertical structure LEDs | |
US7012012B2 (en) | Method of etching substrates | |
JP4954853B2 (ja) | 2つの固体材料の分子接着界面における結晶欠陥および/または応力場の顕在化プロセス | |
US6884740B2 (en) | Photoelectrochemical undercut etching of semiconductor material | |
KR20000047925A (ko) | 반도체웨이퍼의 제조방법, 사용방법 및 이용방법 | |
KR20130029110A (ko) | 절연체 기판상의 실리콘 마감을 위한 방법 | |
KR101020958B1 (ko) | 산화갈륨기판 제조방법, 발광소자 및 발광소자 제조방법 | |
US6100162A (en) | Method of forming a circuitry isolation region within a semiconductive wafer | |
TWI359454B (ja) | ||
Grotjohn et al. | Progress on preferential etching and phosphorus doping of single crystal diamond | |
JP2003045852A (ja) | Iii族窒化物半導体のドライエッチング方法 | |
JP2005197525A (ja) | Soiウェーハの作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081024 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081125 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |