KR20050029885A - 반도체 메모리 소자의 소자분리막 제조방법 - Google Patents
반도체 메모리 소자의 소자분리막 제조방법 Download PDFInfo
- Publication number
- KR20050029885A KR20050029885A KR1020030066143A KR20030066143A KR20050029885A KR 20050029885 A KR20050029885 A KR 20050029885A KR 1020030066143 A KR1020030066143 A KR 1020030066143A KR 20030066143 A KR20030066143 A KR 20030066143A KR 20050029885 A KR20050029885 A KR 20050029885A
- Authority
- KR
- South Korea
- Prior art keywords
- shallow trench
- boron
- pad nitride
- ion implantation
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910052796 boron Inorganic materials 0.000 claims abstract description 28
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- UGJVZXBXVRMUSG-UHFFFAOYSA-K [B+3].[F-].[F-].[F-] Chemical compound [B+3].[F-].[F-].[F-] UGJVZXBXVRMUSG-UHFFFAOYSA-K 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- -1 Boron ions Chemical class 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 메모리 소자의 소자분리막 제조방법에 관한 것으로써, 특히 쉘로우 트렌치를 형성하지 않는 상태에서 소자분리막을 형성할 영역에 보론(Boron)을 이온주입하고 그 후에 쉘로우 트렌치를 식각함으로써, PMOS와 접하여 필드 스탑 도펀드(field stop dopant)와 작용한 절연특성 저하를 방지하고, 에너지를 조절하여 STI의 사이드에 필요한 부분만 이온주입 할 수 있으며, 다단계 이온주입을 통해 STI 바닥부에 영향을 주지 않으면서 사이드부분에만 농도 구배를 만들 수 있다.
Description
본 발명은 반도체 메모리 소자의 소자분리막 제조방법에 관한 것으로써, 보다 상세하게는 쉘로우 트렌치를 형성할 영역에 미리 보론(Boron) 이온주입을 실시하고, 그 후 식각으로 쉘로우 트렌치를 형성하여 인접하는 피모스 트랜지스터의 특성저하를 방지하고, 소자분리막의 특성과 그 공정을 개선시키는 기술이다.
일반적으로, 반도체 메모리 소자가 서브 미크론 공정(sub-μprocess)으로 고집적화 됨에 따라 소자분리 기술의 중요성이 인식되고 있으며, 이를 위하여 쉘로우 트렌치(shallow trench)를 활용한 소자 분리막 기술이 많이 이용되고 있다.
종래의 쉘로우 트렌치를 활용한 소자분리막(STI; Shallow Trench Isolation) 기술은 도 1a 및 도 1b와 같이 트렌치의 측벽에 보론을 이온주입하여 소자분리 특성을 보완하는 방법을 채용하고 있다.
즉, 도 1a와 같이, 반도체 기판(1) 상에 패드 산화막(2)과 패드 질화막(3)을 차례로 형성하고, 사진 식각공정으로 소자분리막을 형성할 영역의 패드 산화막(2)과 패드 질화막(3)을 제거하며, 그 후 반도체 기판(1)의 노출된 부분을 식각하여 쉘로우 트렌치(4)를 형성한다. 이때, 쉘로우 트렌치(4) 형성에 잔류된 패드 산화막(2)과 패드 질화막(3)이 마스킹 레이어로 이용된다.
쉘로우 트렌치(4)가 형성된 상태에서 상기한 마스킹 레이어 측 패드 산화막(2)과 패드 질화막(3)을 이용하여 보론(Boron)을 이온주입한다.
그 후, 식각과 이온주입으로 손상된 표면을 보상하기 위한 측벽산화 공정과 후속 열처리 공정이 후속하여 진행되며, 그 결과 도 1b와 같이 쉘로우 트렌치(4)의 저면과 측면에 보론막(5)이 형성된다.
종래의 소자분리막은 상술한 바와 같이 쉘로우 트렌치(4)의 저면에 보론이 존재하며, 그에 따라 피모스 계열의 트랜지스터의 경우 소자 영역 심부에 형성되는 필드 스탑 도펀드(field stop dopant)로 이용되는 인(phosphorous)과 반대 타입의 특성을 가지므로 절연특성이 저하되는 현상이 발생된다.
또한, 상기한 측벽 산화공정과 후속 열처리 공정에서 액티브(active)의 보론이 디플리션(depletion)되는 현상이 발생되어 문턱전압 Vt이 변화되고 절연특성이 저하되는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 소자분리막을 형성하기 위한 쉘로우 트렌치의 저면에 보론이 잔류되는 것을 배제시켜서 절연특성을 개선시키고 문턱전압 Vt 변화를 방지함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 소자분리막 제조방법은, 반도체 기판상에 패드 산화막 및 패드 질화막을 차례로 형성하는 제 1 공정;
식각공정을 통해 쉘로우 트렌치를 형성할 영역의 상기 패드 질화막 을 제거하는 제 2 공정;
상기 패드 질화막이 제거된 영역의 심부에 보론을 이온주입하는 제 3공정;
식각공정을 통해 상기 패드 질화막이 제거된 영역의 상기 패드 산화막과 상기 반도체 기판을 식각하며, 상기 식각은 상기 보론이 이온주입되어 형성되는 보론 블랭킷 영역이하의 깊이로 진행하여 측벽에 상기 보론 블랭킷 영역이 잔류되게 쉘로우 트렌치를 형성하는 제 4 공정;
상기 쉘로우 트렌치의 측벽을 산화처리하여 상기 보론을 확산시키는 제 5공정을 포함함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 소자의 소자분리막의 제조 방법을 도시한 공정도이다.
도 2a를 참조하면, 반도체기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 차례로 형성한다.
그 후, 패드 질화막(13)의 사진 식각 공정이 진행되어 도 2b와 같이 쉘로우 트렌치를 형성할 영역의 패드 질화막(13)이 제거된다. 구체적으로 패드 질화막(13) 상부에 포토레지스트(14)가 코팅되고, 노광 및 현상에 의하여 쉘로우 트렌치를 형성할 영역의 포토레지스트(14)가 오픈되며, 상기 오픈된 영역에 노출된 패드 질화막(13)이 식각으로 제거된다.
도 2b와 같이 식각으로 오픈된 영역을 갖는 패드 질화막(14)은 후속되는 도 2c의 이온주입공정에서 마스킹 레이어로 이용된다.
도 2c를 참조하면, 반도체 기판(11) 내에 필드영역에 보론 블랭킷(Boron Blanket)(15) 이온 주입을 한다. 이때, 이온주입 되는 도판트(dopant)는 11 보론(Boron) 또는 49 플루오르화 보론(BF2) 등으로 하고, 이온주입을 위한 에너지는 10KeV 내지 100KeV 의 범위로 설정되며, 도스(Dose)량은 1E12 내지 1E14/cm2 가 되도록 조절한다.
또한, 이온 주입시 도펀트가 주입되는 틸트(tilt) 각도는 0도 내지 45도 범위로 설정되고, 이온주입 스테이지의 회전(rotation)은 0회, 2회, 또는 4회로 한다. 원하는 영역에 농도 구배를 주기 위하여 다른 에너지와 도스로 1회 내지 3회 등의 횟수로 이온주입을 실시하는 것이 바람직하다.
이는 틸트(tilt)를 주어 이온주입을 하게 되면 토폴로지(topology)에 가려서 이온주입이 되지 않는 부위가 발생하므로 이온주입 스테이지를 회전하면서 여러 번 이온주입을 하여 모든 부분에 동일하게 이온주입을 하기 위함이다.
상술한 바와 같이, 이온주입이 이루어지면, 반도체 기판(11)의 패드 질화막(13)이 개방된 부분의 심부에 도즈가 분포되어 보론 블랭킷(15)이 형성된다.
이어서, 도 2d와 같이 쉘로우 트렌치(15)를 반도체 기판(11)에 형성하는 공정이 진행된다.
도 2d를 참조하면, 포토레지스트 또는 패드 질화막(13)을 마스크로 이용한 식각공정을 통해 패드 산화막(12)과 반도체 기판(11)의 표면이 선택적으로 제거되며, 그 결과 소정의 깊이를 갖는 쉘로우 트랜치(16)가 형성된다. 이때, 쉘로우 트랜치(16)는 보론 블랭킷(Boron Blanket)(15)이 형성된 깊이 이상의 깊이를 갖도록 형성함으로써, 쉘로우 트랜치(16)의 측벽에만 보론 블랭킷(15)이 잔류되고, 바닥에는 잔류되지 않도록 한다.
상기한 바와 같이, 쉘로우 트렌치(16)가 형성된 후, 손상된 표면을 보완하기 위하여, 도 2e를 참조하면, 산화처리(oxidation)와 열처리를 후속하여 수행한다. 이 과정에서 보론 블랭킷(15)은 측벽 전면에 확산된다.
이때, 산화처리는 1~2회 실시하고, 열처리 온도는 800 내지 1150℃로 한다. 또한, 산화처리 시간은 10초 내지 1시간 범위로 하고, 두께(thickness)는 50 내지 100Å으로 한다. 그리고, 건식, 습식, 또는 스팀 분위기로 산화처리와 열처리가 이루어진다. 그리고, 산화처리는 확산로(Furance) 또는 RTP(rapid thermal processing)를 이용하여 실시한다.
이와같은 방법으로 쉘로우 트랜치(16)의 바닥에는 보론이 잔류하지 않게 된다. 그리고, 후속하여 쉘로우 트렌치(16)에는 소자 분리막(STI; Shallow Trench Isolation)이 형성된다.
이상에서 살펴본 바와 같이, 본 발명은 소자분리막을 형성하기 위한 쉘로우 트렌치의 저면에 보론이 잔류되는 것을 배제시켜서 절연특성을 개선시키고, 문턱전압 Vt 변화를 방지하는 효과가 있다.
또한, 에너지를 조절하여 STI의 측벽에만 이온주입할 수 있으며, 다단계 이온주입을 통해 STI 바닥부에 영향을 주지 않으면서 측벽 부분에만 농도 구배를 만들 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 소자 분리막 제조를 위한 쉘로우 트렌치 형성방법을 설명하고 있는 공정도.
도 2a 내지 도 2e는 본 발명의 반도체 메모리 소자의 소자분리막의 제조 방법의 실시예를 나타내는 공정도.
Claims (7)
- 반도체 기판상에 패드 산화막 및 패드 질화막을 차례로 형성하는 제 1 공정;식각공정을 통해 쉘로우 트렌치를 형성할 영역의 상기 패드 질화막 을 제거하는 제 2 공정;상기 패드 질화막이 제거된 영역의 심부에 보론을 이온주입하는 제 3공정;식각공정을 통해 상기 패드 질화막이 제거된 영역의 상기 패드 산화막과 상기 반도체 기판을 식각하며, 상기 식각은 상기 보론이 이온주입되어 형성되는 보론 블랭킷 영역이하의 깊이로 진행하여 측벽에 상기 보론 블랭킷 영역이 잔류되게 쉘로우 트렌치를 형성하는 제 4 공정;상기 쉘로우 트렌치의 측벽을 산화처리하여 상기 보론을 확산시키는 제 5공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 이온주입의 도펀트(dopant)는 11 보론(Boron) 또는 49 플루오르화 보론(BF2)을 이용함을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 이온주입은 에너지(Energy)를 10KeV 내지 100KeV 범위로 설정하는 제 1 조건;도스(Dose)량은 1E12/km2 내지 1E14/cm2로 조절하는 제 2 조건; 및틸트 각도는 0도 내지 45도의 범위로 설정하는 제 3 조건 중 최소한 하나 이상의 조건을 만족시켜서 진행됨을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 이온주입은 스테이지를 0회, 2회 또는 4회로 회전시켜 진행됨을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 제 4공정의 식각은 포토 레지스트 또는 패드 질화막을 마스크 레이어로 이용함을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 산화처리는 온도가 800℃ 내지 1150℃로 설정되는 제 1 조건과;처리시간이 10초(s) 내지 1시간(h) 범위로 조절되는 제 2 조건 중 최소한 하나 이상의 조건을 만족시켜서 진행됨을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 산화처리시는 건식, 습식, 또는 스팀 중 어느하나의 분위기에서 진행됨을 특징으로 하는 반도체 메모리 소자의 소자분리막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030066143A KR100972902B1 (ko) | 2003-09-24 | 2003-09-24 | 반도체 메모리 소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030066143A KR100972902B1 (ko) | 2003-09-24 | 2003-09-24 | 반도체 메모리 소자의 소자분리막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050029885A true KR20050029885A (ko) | 2005-03-29 |
| KR100972902B1 KR100972902B1 (ko) | 2010-07-28 |
Family
ID=37386386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030066143A KR100972902B1 (ko) | 2003-09-24 | 2003-09-24 | 반도체 메모리 소자의 소자분리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100972902B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835780B1 (ko) * | 2001-06-29 | 2008-06-05 | 매그나칩 반도체 유한회사 | 반도체 장치의 소자분리막 형성 방법 |
| KR100702311B1 (ko) * | 2001-06-30 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20030056893A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
-
2003
- 2003-09-24 KR KR1020030066143A patent/KR100972902B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100972902B1 (ko) | 2010-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6318641A (ja) | 半導体装置の製造方法 | |
| US7351627B2 (en) | Method of manufacturing semiconductor device using gate-through ion implantation | |
| KR0152909B1 (ko) | 반도체장치의 격리구조의 제조방법 | |
| CN107170704B (zh) | 半导体结构及其形成方法 | |
| JP4039854B2 (ja) | 半導体装置の製造方法 | |
| JP2007201337A (ja) | 半導体装置及びその製造方法 | |
| KR100972902B1 (ko) | 반도체 메모리 소자의 소자분리막 제조방법 | |
| US5994737A (en) | Semiconductor device with bird's beak | |
| KR100418721B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100501641B1 (ko) | 반도체 소자의 웰 형성방법 | |
| KR20030048959A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP4180809B2 (ja) | 半導体装置の製造方法 | |
| KR20020096136A (ko) | 반도체 소자의 격리막 제조방법 | |
| JPH08186082A (ja) | 半導体装置の製造方法 | |
| JP3371600B2 (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR101025917B1 (ko) | Ｍｏｓ 트랜지스터 및 그 제조 방법 | |
| KR101013544B1 (ko) | 반도체 소자의 제조방법 | |
| JP3446378B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| KR100225383B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100621816B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100281544B1 (ko) | 저도핑 드레인 구조의 얕은 접합을 갖는 트랜지스터 제조 방법 | |
| KR20030060604A (ko) | 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법 | |
| JP2004096093A (ja) | 半導体メモリ素子の製造方法 | |
| KR20000045470A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |