KR20050003999A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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고니시노부히로
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

절연막에 형성한 배선홈에 Cu를 주성분으로 한 도전성막을 매립하여 매립 배선을 형성하는 공정에서, 배선홈의 폭 및 밀도에 상관없이 매립 배선의 높이를 일정한 범위로 한다. 매립 배선(23)을 형성할 때의 CMP 처리 시에 있어서, Ta막으로 이루어지는 배리어 도체막(23A)의 연마 시에는, 슬러리로서는, 산화 실리콘막으로 이루어지는 하층의 절연막(20)의 연마 속도가 배리어 도체막(23A)의 연마 속도에 대하여 1/20 정도 이하로 되는 연마제를 이용하고, 연마 패드로서는, 함유하는 기포가 불균일한 발포에 의해 형성되고, 그 직경이 약 150㎛ 이상이고, 밀도가 약 0.4g/㎤∼0.6g/㎤ 정도이고, JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 75도 이상인 폴리우레탄으로 형성된 것을 이용한다.

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 절연막에 형성한 홈부 내에 구리를 주성분으로서 포함하는 도전성막을 퇴적한 후, 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법에 의해서 홈부 영역 이외의 도전성막을 제거하여 형성된 배선을 갖는 반도체 집적 회로 장치의 제조에 적용하기에 유효한 기술에 관한 것이다.
예를 들면, 반도체 기판(이하, 기판이라 함)을 평탄화하기 위한 CMP에 이용되는 연마 패드에 대하여, 친수성 또한 수불용성의 고분자와 복합 구조를 형성하고, 또한,
(a) 굽힘 탄성률이 2 GPa 이상,
(b) 표면 경도가 듀로미터 D 경도로 80 이상,
중 적어도 한쪽의 요건을 만족시키는 연마층을 포함하도록 하는 것에 의해, 금속 배선이나 STI(Shallow Trench Isolation)를 형성할 때의 CMP 시에 있어서 디싱이나 씨닝 등의 파여짐량을 저감하는 기술이 있다(예를 들면, 특허 문헌1 참조).
기판 상에 형성된 절연층 또는 금속 배선의 표면을 기계적으로 평탄화하기 위한 연마 패드에 대하여, 마이크로고무 A 경도가 80도 이상이고, 또한 독립 기포 수가 150개/㎟∼2500개/㎟의 범위이고, 또한 밀도가 0.6g/㎤∼0.95g/㎤의 범위이고, 또한 평형 흡수율이 5% 이상인 것을 이용함으로써, 금속 배선에서의 디싱을 발생하기 어렵게 하는 기술이 있다(예를 들면, 특허 문헌2 참조).
또한, 콜로이드 실리카에 알콜계 아민을 첨가하여 희석하고, 그 알콜계 아민의 농도를 1%로부터 2%의 범위 내로 한 연마액과, JIS 경도 규격이 85 이상인 연마포를 이용하여, 연마포의 표면 온도 또는 연마하는 측의 기판 표면의 온도가 냉각하지 않고, 또한 60℃을 넘지 않도록 유지하면서 연마를 행하고, 연마를 개시하고 나서 3분 이상 경과한 후, 연마하는 측의 기판 표면의 온도가 최고 온도에 달하고 나서 3분 이내에 연마를 종료하는 것에 의해, 평탄성이 우수한 유전체 분리형 기판을 얻는 기술이 있다(예를 들면, 특허 문헌3 참조).
<특허 문헌1>
일본 특개2002-75932호 공보
<특허 문헌2>
일본 특개2001-358101호 공보
<특허 문헌3>
일본 특개평8-195435호 공보
본 발명자들은, 절연막에 형성한 홈부 내에 Cu(구리)를 주성분으로서 포함하는 도전성막을 퇴적한 후, CMP법에 의해서 홈부 영역 이외의 도전성막을 제거함으로써 배선을 형성하는, 소위 다마신 기법에 의한 매립 배선의 형성 기술에 대하여 검토하고 있었다. 그 도중에, 본 발명자들은, 이하와 같은 과제를 발견했다.
즉, 본 발명자에 의해서 검토된 다마신 기법에 의한 매립 배선의 형성 기술은 다음과 같다. 우선, 패터닝된 포토레지스트막을 마스크로 한 에칭에 의해서 배선 형성용의 절연막의 소정 영역에 오목 패턴, 즉 배선홈을 형성한다. 계속해서, 배선홈의 내부를 포함하는 기판의 전면에, 예를 들면 TiN(질화 티탄)막, TaN(질화 탄탈)막 및 Ta(탄탈)막 등의 단층막 또는 적층막으로 이루어지는 배리어 메탈층을 형성하고, 또한 배선홈을 매립하는 Cu막을 형성한다. 그 후, 배선홈 이외의 영역의 배리어 메탈층 및 Cu막을 CMP법에 의해 제거하여 배선홈의 내부에 매립 배선을 형성한다.
다마신 기법에서 금속막에 대하여 적용되는 CMP에서는, 절연막이 연마 시의 스토퍼로서 기능한다. 그러나, 접촉하는 CMP 장치의 폴리싱 패드로부터의 하중이 배선홈의 패턴의 볼록부에서 분담되기 때문에, 패턴의 밀도 또는 치수에 따라서 금속막의 연마의 진행 양태가 서로 달라서, 배선부 또는 플러그부에 오목하게 들어가는 개소가 발생한다. 상기 배리어 메탈층의 연마 속도는, Cu막의 연마 속도에 비하여 느리다. 그 때문에, 배선홈 이외의 영역의 배리어 메탈층을 완전하게 제거하기 위해서, 오버 연마를 실시할 필요가 있다. 그러나, 오버 연마를 실시함으로써, 배리어 메탈층에 비하여 연마 속도가 큰 Cu막이 배선홈 내에서 지나치게 연마되어, 배선의 중앙부가 오목하게 들어가는 현상, 소위 디싱이 발생하게 되는 문제가 있다. 또한, 배선홈이 밀집하고 있는 영역에서는, 배선홈 주위의 절연막도 깎여지게 되는, 소위 에로젼에 의해서 전체가 오목하게 들어가는 현상(이하, 씨닝이라 함)이 생기는 문제가 있다.
이러한 디싱 또는 씨닝이 생기면, 상층에 마찬가지의 매립 배선을 더 형성하는 경우에, 기초의 오목부 형상에 따라 배선 형성용의 절연막의 표면이 오목하게되고, 그 오목 부분에 CMP에 의한 Cu막의 연마 잔류물이 발생하여, 그 매립 배선 사이가 쇼트한다는 문제가 발생한다.
본 발명의 목적은, 절연막에 형성한 배선홈에 Cu를 주성분으로 한 도전성막을 매립하여 Cu 배선을 형성하는 공정에서, 배선홈의 폭 및 밀도에 상관없이 매립 배선의 높이를 일정한 범위로 할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
도 1은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조 방법을 설명하는 주요부 단면도.
도 2는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 3은 도 2에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 4는 도 3에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 5는 도 4에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 6은 도 5에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 7은 도 6에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 8은 도 7에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 9는 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조에 이용하는 CMP 장치의 설명도.
도 10은 도 9에 도시한 CMP 장치의 주요부 설명도.
도 11은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조 공정 중에 행하는 CMP 처리에 의해서 형성되는 매립 배선의 배선 밀도와 씨닝량과의 관계를 도시하는 설명도.
도 12는 배선 밀도에 대하여 설명하는 주요부 단면도.
도 13은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조 공정 중에 행하는 CMP 처리에 의해서 형성되는 매립 배선의 시트 저항값의 도수 분포를 도시하는 설명도.
도 14는 본 발명의 제2 실시예인 반도체 집적 회로 장치의 제조 공정 중에 행하는 CMP 처리 시에 이용하는 연마 패드의 주요부 평면도.
도 15는 본 발명의 제2 실시예인 반도체 집적 회로 장치의 제조 공정 중에 행하는 CMP 처리 시에 이용하는 연마 패드의 주요부 평면도.
도 16은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 방법을 설명하는 주요부 단면도.
도 17은 도 16에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 18은 도 17에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부단면도.
도 19는 도 18에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 소자 분리홈
3 : p형 웰
4 : n형 웰
5 : 게이트 산화막
6 : 게이트 전극
7 : n형 반도체 영역(소스, 드레인)
8 : p형 반도체 영역(소스, 드레인)
9 : 층간 절연막
10 : 컨택트홀
11, 21 : 플러그
12, 16, 19 : 에칭 스토퍼막
13 : 층간 절연막
14 : 배선홈
15, 15D, 23 : 매립 배선
15A : 배리어 도체막
15B : 도전성막
15C, 20A : 오목부
17, 20 : 절연막
18 : 컨택트홀(홈부)
21A, 23A : 배리어 도체막(제1 도전성막)
21B, 23B : 도전성막(제2 도전성막)
22 : 배선홈(홈부)
30 : 홈
CHK : 웨이퍼 척
CRY : 캐리어
HOS : 연마 하우징
M1, M2 : 모터
PD, PD1 : 연마 패드
PDA : 영역
PLT : 플라텐
Qn : n 채널형 MISFET
Qp : p 채널형 MISFET
RNG : 리테이너링
SLR : 슬러리
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은,
(a) 반도체 기판 상에 절연막을 형성하는 공정과,
(b) 상기 절연막을 에칭하여 홈부를 형성하는 공정과,
(c) 상기 홈부의 내부를 포함하는 상기 절연막의 표면에 제1 도전성막을 형성하는 공정과,
(d) 상기 홈부의 내부를 포함하는 상기 제1 도전성막의 표면에, 상기 홈부를 매립하여 상기 제1 도전성막보다 연마 속도가 큰 제2 도전성막을 형성하는 공정과,
(e) 제1 연마 패드를 이용하여 상기 홈부의 외부의 상기 제2 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제2 도전성막을 남기는 공정과,
(f) 제2 연마 패드를 이용하여 상기 홈부의 외부의 상기 제1 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제1 도전성막을 남기는 것에 의해 배선을 형성하는 공정을 포함하며, 상기 제1 연마 패드 및 상기 제2 연마 패드는 각각 기포를 포함하며, 상기 제2 연마 패드에 포함되는 상기 기포의 직경은, 상기 제1 연마 패드에 포함되는 상기 기포의 직경보다 큰 것이다.
또한, 본 발명은, 상기 (a)∼(f) 공정을 포함하며, 상기 제2 연마 패드의 밀도는, 상기 제1 연마 패드의 밀도보다 작은 것이다.
또한, 본 발명은, 상기 (a)∼(f) 공정을 포함하며, 상기 제2 연마 패드는 JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 75도 이상이고, 상기 제2 연마 패드의 밀도는 0.6g/㎤ 이하인 것이다.
또한, 본 발명은, 상기 (a)∼(f) 공정을 포함하며, 상기 제1 연마 패드 및 상기 제2 연마 패드는 각각 기포를 포함하며, 상기 제1 연마 패드에 포함되는 상기 기포의 직경은 150㎛ 이하이고, 상기 제2 연마 패드에 포함되는 상기 기포는 직경이 150㎛ 이하인 것과 150㎛ 이상인 것의 양방을 포함하는 것이다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖추는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(제1 실시예)
본 제1 실시예의 반도체 집적 회로 장치의 제조 방법에 대하여, 도 1∼도 17을 이용하여 설명한다.
우선, 도 1에 도시한 바와 같이, 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 기판(1)을 850℃ 정도에서 열처리하여, 그 주면에 막두께 10㎚ 정도의 얇은 산화 실리콘막(패드 산화막)을 형성한다. 계속해서 이 산화 실리콘막 상에 막두께 120㎚ 정도의 질화 실리콘막을 CVD(Chemical Vapor Deposition)법으로 퇴적한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 소자 분리 영역의 질화 실리콘막과 산화 실리콘막을 제거한다. 산화 실리콘막은, 후의 공정에서 소자 분리홈의 내부에 매립되는 산화 실리콘막을 덴시파이(소결)할 때 등에 있어서 기판에 가해지는 스트레스를 완화할 목적으로 형성된다. 또한, 질화 실리콘막은 산화되기 어려운 성질을 갖기 때문에, 그 하부(활성 영역)의 기판 표면의 산화를 방지하는 마스크로서 이용된다.
계속해서, 질화 실리콘막을 마스크로 한 드라이 에칭으로 소자 분리 영역의 기판(1)에 깊이 350㎚ 정도의 홈을 형성한 후, 에칭으로 홈의 내벽에 발생한 손상층을 제거하기 위해서, 기판(1)을 1000℃ 정도에서 열처리하여 홈의 내벽에 막두께 10㎚ 정도의 얇은 산화 실리콘막을 형성한다.
계속해서, CVD법으로 기판(1) 상에 산화 실리콘막을 퇴적한 후, 이 산화 실리콘막의 막질을 개선하기 위해서, 기판(1)을 열처리하여 산화 실리콘막을 덴시파이(소결)한다. 그 후, 질화 실리콘막을 스토퍼로 이용한 화학적 기계 연마(Chemical Mechanical Polishing; CMP)법으로 그 산화 실리콘막을 연마하고 홈의 내부에 남기는 것에 의해, 표면이 평탄화된 소자 분리홈(2)을 형성한다.
계속해서, 열 인산을 이용한 웨트 에칭으로 기판(1)의 활성 영역 위에 남은 질화 실리콘막을 제거한 후, 기판(1)의 n 채널형 MISFET을 형성하는 영역에 B(붕소)를 이온 주입하여 p형 웰(3)을 형성한다. 계속해서, 기판(1)의 p 채널형 MISFET을 형성하는 영역에 P(인)를 이온 주입하여 n형 웰(4)을 형성한다.
계속해서, 기판(1)을 열처리함으로써, p형 웰(3) 및 n형 웰(4)의 표면에 게이트 산화막(5)을 형성한 후, 게이트 산화막(5)의 상부에 게이트 전극(6)을 형성한다. 게이트 전극(6)은, 예를 들면 P를 도핑한 저저항 다결정 실리콘막, WN(질화 텅스텐)막, 및 W(텅스텐)막을 이 순으로 적층한 3층의 도전성막으로 구성한다.
계속해서, p형 웰(3)에 P 또는 As(비소)를 이온 주입함으로써 n형 반도체 영역(소스, 드레인)(7)을 형성하고, n형 웰(4)에 B를 이온 주입함으로써 p형 반도체 영역(소스, 드레인)(8)을 형성한다. 여기까지의 공정에 의해서, p형 웰(3)에 n 채널형 MISFET Qn이 형성되고, n형 웰(4)에 p 채널형 MISFET Qp이 형성된다.
계속해서, n 채널형 MISFET Qn 및 p 채널형 MISFET Qp의 상부에 산화 실리콘으로 이루어지는 층간 절연막(9)을 형성한다.
다음으로, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시 생략)을 마스크로 하여 층간 절연막(9)을 드라이 에칭하는 것에 의해, n형 반도체 영역(소스, 드레인)(7) 및 p형 반도체 영역(소스, 드레인)(8)의 상부에 컨택트홀(10)을 형성한다. 계속해서, 컨택트홀(10) 내를 포함하는 기판(1) 상에, 스퍼터링법에 의해, 예를 들면 막두께 10㎚ 정도의 Ti(티탄)막 및 막두께 10㎚ 정도의 질화 티탄막을 순차 퇴적한 후, 또한 CVD법에 의해, 예를 들면 막두께 500㎚ 정도의 W(텅스텐)막을 퇴적하여, 컨택트홀(10)을 그 W막으로 매립한다. 그 후, 컨택트홀(10) 이외의 층간 절연막(9) 상의 Ti막, 질화 티탄막 및 W막을, 예를 들면 CMP법에 의해 제거하여, 플러그(11)를 형성한다.
다음으로, 도 2에 도시한 바와 같이, 기판(1) 상에, 예를 들면 CVD법으로 질화 실리콘막을 퇴적하는 것에 의해, 에칭 스토퍼막(12)을 형성한다. 에칭 스토퍼막(12)은, 그 상층의 절연막에 배선 형성용의 홈이나 구멍을 형성할 때에, 지나치게 파여지게 되어 하층에 손상을 주거나, 가공 치수 정밀도가 열화하거나 하는 것을 회피하기 위한 것이다. 본 제1 실시예에서는, 이 에칭 스토퍼막(12)으로서 질화 실리콘막을 이용하는 것을 예시하지만, 질화 실리콘막 대신에 플라즈마 CVD법으로 퇴적한 SiC(탄화 실리콘)막 또는 SiC막의 성분 중에 N(질소)을 소정량 포함하는 SiCN(탄질화 실리콘)막을 이용하여도 된다. SiC막 및 SiCN막은, 질화 실리콘막보다 상대적으로 비유전률이 낮기 때문에, 에칭 스토퍼막(12)으로서 SiC막 또는 SiCN막을 이용함으로써, 본 제1 실시예의 반도체 집적 회로 장치에서의 배선 지연을 개선할 수 있다.
다음으로, 예를 들면 에칭 스토퍼막(12)의 표면에 CVD법으로 산화 실리콘막을 퇴적하고, 막두께가 약 200㎚인 층간 절연막(13)을 퇴적한다. 이 층간 절연막(13)을 형성할 때에, 산화 실리콘에 F(불소)를 첨가해도 된다. F를 첨가하는 것에 의해, 층간 절연막(13)의 유전율을 낮출 수 있기 때문에, 반도체 집적 회로 장치의 배선이 종합적인 유전율을 낮추는 것이 가능하여, 배선 지연을 개선할 수 있다.
계속해서, 에칭 스토퍼막(12) 및 층간 절연막(13)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 가공하여, 매립 배선 형성용의 배선홈(14)을 형성한다. 계속해서, 배선홈(14)의 바닥부에 노출된 플러그(11)의 표면의 반응층을 제거하기 위해서, Ar(아르곤) 분위기 속에서 스퍼터 에칭에 의한 기판(1)의 표면 처리를 행한다.
다음으로, 도 3에 도시한 바와 같이, 기판(1)의 전면에, 배리어 도체막(15A)으로 되는, 예를 들면 질화 탄탈막을, 탄탈 타깃을 아르곤/질소 혼합 분위기 속에서 반응성 스퍼터링을 행함으로써 퇴적한다. 이 질화 탄탈막의 퇴적은, 이 후의 공정에서 퇴적하는 Cu(구리)막의 밀착성의 향상 및 Cu의 확산 방지를 위해 행하는 것으로서, 그 막두께는 약 30㎚으로 하는 것을 예시할 수 있다. 또, 본 제1 실시예에 있어서는, 배리어 도체막(15A)으로서 질화 탄탈막을 예시하지만, 탄탈 등의 금속막, 질화 탄탈과 탄탈과의 적층막, 질화 티탄막 혹은 금속막과 질화 티탄막과의 적층막 등이어도 된다. 배리어 도체막(15A)이 탄탈 또는 질화 탄탈인 경우에는, 질화 티탄을 이용한 경우보다 Cu막과의 밀착성이 좋다. 또한, 배리어 도체막(15A)이 질화 티탄막인 경우, 이 후의 공정인 Cu막의 퇴적 직전에 질화 티탄막의 표면을 스퍼터 에칭하는 것도 가능하다. 이러한 스퍼터 에칭에 의해, 질화 티탄막의 표면에 흡착한 물, 산소 분자 등을 제거하여, Cu막의 접착성을 개선할 수 있다. 이 기술은, 특히, 질화 티탄막의 퇴적 후, 진공 파괴하여 표면을 대기에 노출시키고, Cu막을 퇴적하는 경우에 효과가 크다. 또, 이 기술은 질화 티탄막에 한정되지 않고, 질화 탄탈막에 있어서도, 효과의 차는 있지만 유효하다.
계속해서, 배리어 도체막(15A)이 퇴적된 기판(1)의 전면에, 시드막으로 되는, 예를 들면 Cu막 또는 Cu 합금막을 퇴적한다. 이 시드막을 Cu 합금막으로 하는 경우에는, 그 합금 중에 Cu를 80 중량 퍼센트 정도 이상 포함하도록 한다. 시드막은, Cu 스퍼터링 원자를 이온화함으로써 스퍼터링의 지향성을 높이는 이온화 스퍼터링법에 의해서 퇴적하고, 그 막두께는, 배선홈(14)의 내부를 제외한 배리어 도체막(15A)의 표면에서 100㎚∼200㎚ 정도, 바람직하게는 150㎚ 정도로 되도록 한다. 본 제1 실시예에 있어서는, 시드막의 퇴적에 이온화 스퍼터링법을 이용하는 경우를 예시하지만, 장거리 스퍼터링법을 이용하여도 된다. 또한, 시드막의 퇴적은 CVD법에 의해서 행하여도 되고, CVD 성막 유닛이 배리어 도체막(15A)의 형성실과 결합되어 있으면 고진공 상태를 유지할 수 있기 때문에, 퇴적한 배리어 도체막(15A)의 표면이 산화하는 것을 방지할 수 있다.
다음으로, 시드막이 퇴적된 기판(1)의 전면에, Cu막을 배선홈(14)을 매립하도록 퇴적하고, 이 Cu막과 상기 시드막을 합쳐서 도전성막(15B)으로 한다. 이 배선홈(14)을 매립하는 Cu막은, 예를 들면 전해 도금법으로 형성하고, 도금액으로서는, 예를 들면 H2SO4(황산)에 10%의 CuSO4(황산동) 및 구리막의 커버리지 향상용의 첨가제를 첨가한 것을 이용한다. 배선홈(14)을 매립하는 Cu막의 형성에 전해 도금법을 이용한 경우, 그 Cu막의 성장 속도를 전기적으로 제어할 수 있기 때문에, 배선홈(14)의 내부에 있어서의 그 Cu막의 커버리지를 향상할 수 있다. 또, 본 제1 실시예에 있어서는, 배선홈(14)을 매립하는 Cu막의 퇴적에 전해 도금법을 이용하는경우를 예시하고 있지만, 무전해 도금법을 이용하여도 된다. 무전해 도금법을 이용한 경우, 전압 인가를 필요로 하지 않기 때문에, 전압 인가에 기인하는 기판(1)의 손상을, 전해 도금법을 이용한 경우보다도 저감할 수 있다.
계속해서, 어닐링 처리에 의해서 Cu막의 왜곡을 완화시키는 것에 의해, 양질의 Cu막을 얻을 수 있다.
다음으로, 도 4에 도시한 바와 같이, 층간 절연막(13) 상의 여분의 배리어 도체막(15A) 및 도전성막(15B)을 제거하고, 배선홈(14) 내에 배리어 도체막(15A) 및 도전성막(15B)을 남기는 것에 의해, 매립 배선(15)을 형성한다. 배리어 도체막(15A) 및 도전성막(15B)의 제거는, CMP법을 이용한 연마에 의해 행한다. 이 때, 배선홈(14) 이외의 영역의 배리어 도체막(15A)을 완전하게 제거하기 위해서, 오버 연마를 실시할 필요가 있다. 또한, 배리어 도체막(15A)의 연마 속도는, 도전성막(15B)의 연마 속도에 비하여 느리기 때문에, 이 오버 연마 처리 시에 상대적으로 폭이 넓은 배선홈(14)에서는, 매립되는 도전성막(15B)이 선택적으로 연마되어 중앙부에 오목부(15C)가 생기는 경우가 있다.
상기 매립 배선(15)을 형성한 후, 도 5에 도시한 바와 같이, 예를 들면 0.1% 시트르산암모늄 수용액과 순수(純水)를 이용한 2 단계의 브러시 스크럽 세정에 의해, 기판(1)의 표면에 부착한 연마 지립 및 Cu를 제거한다.
계속해서, 매립 배선(15) 및 층간 절연막(13) 상에 질화 실리콘막을 퇴적하여 에칭 스토퍼막(16)을 형성한다. 이 질화 실리콘막의 퇴적에는, 예를 들면 플라즈마 CVD법을 이용하는 수 있고, 그 막두께는 약 50㎚으로 한다. 상기 에칭 스토퍼막(12)(도 2 참조)과 같이, 에칭 스토퍼막(16)으로서 SiC막 또는 SiCN막을 이용하여도 된다. 에칭 스토퍼막(16)은, 후의 공정에서, 에칭을 행할 때의 에칭 스토퍼층으로서 기능시킬 수 있다. 또한, 에칭 스토퍼막(16)은, 매립 배선(15)의 도전성막(15B)을 이루는 Cu의 확산을 억제하는 기능도 갖고, 배리어 도체막(15A)(도 3 참조)과 함께 층간 절연막(9, 13) 및 후에 에칭 스토퍼막(16) 상에 형성하는 절연막으로의 Cu의 확산을 방지하여 이들의 절연성을 유지한다.
다음으로, 에칭 스토퍼막(16)의 표면에, 막두께가 약 200㎚의 절연막(17)을 퇴적한다. 이 절연막(17)으로서, 불소를 첨가한 CVD 산화막 등의 저유전율막(SiOF 막)을 예시할 수 있다. 이 저유전율막을 이용한 경우에는, 반도체 집적 회로 장치의 배선이 종합적인 유전율을 낮추는 것이 가능하여, 배선 지연을 개선할 수 있다.
다음으로, 절연막(17)의 표면에, 예를 들면 플라즈마 CVD법으로 질화 실리콘막을 퇴적하여, 막두께가 약 25㎚의 에칭 스토퍼막(19)을 형성한다. 상기 에칭 스토퍼막(12, 16)과 같이, 에칭 스토퍼막(19)으로서 SiC막 또는 SiCN막을 이용하여도 된다. 이 에칭 스토퍼막(19)은, 후의 공정에서 에칭 스토퍼막(19) 상에 절연막을 형성하고, 그 절연막에 배선 형성용의 홈부나 구멍을 형성할 때에, 그 지나치게 파여지는 것에 의해 하층에 손상을 주거나 가공 치수 정밀도가 열화하거나 하는 것을 회피하기 위한 것이다.
다음으로, 에칭 스토퍼막(19)의 표면에, 예를 들면 CVD법으로 산화 실리콘막을 퇴적하여, 막두께가 약 225㎚의 절연막(20)을 형성한다. 상기 절연막(17)과 마찬가지로, 이 절연막(20)을 불소를 첨가한 CVD 산화막 등의 저유전율막으로 해도된다. 그에 따라, 본 제1 실시예의 반도체 집적 회로 장치의 배선의 종합적인 유전율을 낮추는 것이 가능하여, 배선 지연을 개선할 수 있다. 이 때, 하층의 매립 배선(15)에서 발생한 오목부(15C)를 반영하여, 절연막(20)의 표면에도 오목부(20A)가 발생한다. 또, 도시는 생략하지만, 절연막(20)의 형성 후, 절연막(20)의 표면에, 예를 들면 플라즈마 CVD법으로 질화 실리콘막을 퇴적하는 것에 의해, 상기 에칭 스토퍼막(12, 16, 19)과 마찬가지의 에칭 스토퍼막을 형성한다.
다음으로, 도 6에 도시한 바와 같이, 배선인 매립 배선(15)과, 후의 공정에서 형성하는 상층 배선인 매립 배선을 접속하기 위한 컨택트홀을 형성한다. 또, 이 컨택트홀은, 도 6을 도시한 지면에서는 표시되지 않는 영역에 형성되어 있는 것으로 한다. 또한, 이 컨택트홀은, 포토리소그래피 공정에 의해, 절연막(20) 상에 매립 배선(15)과 접속하기 위한 컨택트홀 패턴과 동일 형상의 포토레지스트막을 형성하고, 그것을 마스크로 하여 절연막(20), 에칭 스토퍼막(19), 절연막(17) 및 에칭 스토퍼막(16)을 순차 드라이 에칭함으로써 형성할 수 있다. 계속해서, 포토레지스트막을 제거하고, 절연막(20) 상에 포토리소그래피 공정에 의해, 배선홈 패턴과 동일 형상의 포토레지스트막을 형성하고, 그것을 마스크로 하여 절연막(20) 및 에칭 스토퍼막(19)을 순차 드라이 에칭함으로써, 폭이 0.25㎛∼50㎛ 정도인 배선홈(홈부)(22)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 배리어 도체막(15A)을 퇴적한 공정과 마찬가지의 공정에 의해, 막두께 50㎚ 정도의 배리어 도체막(제1 도전성막)(23A)을 퇴적한다. 이 배리어 도체막(23A)으로서는, 예를 들면 탄탈막을 이용할 수 있다.또, 본 제1 실시예에 있어서는 배리어 도체막(23A)으로서 탄탈막을 예시하지만, 질화 탄탈막, 질화 티탄막 혹은 탄탈막 등의 금속막과 질화막과의 적층막 등이어도 된다. 또, 배리어 도체막(23A)이 질화 티탄막인 경우, 이 후의 공정인 Cu막의 퇴적 직전에 질화 티탄막의 표면을 스퍼터 에칭하는 것도 가능하다.
계속해서, 배리어 도체막(23A)이 퇴적된 기판(1)의 전면에, 시드막으로 되는, 예를 들면 Cu막 또는 Cu 합금막을 퇴적한다. 이 시드막을 Cu 합금막으로 하는 경우에는, 그 합금 중에 Cu를 약 80 중량 퍼센트 이상 포함하도록 한다. 시드막은, 장거리 스퍼터링법에 의해서 퇴적하는 것을 예시할 수 있다. 본 제1 실시예에 있어서는, 시드막의 퇴적에 장거리 스퍼터링법을 이용하는 경우를 예시하지만, Cu 스퍼터링 원자를 이온화함으로써, 스퍼터링의 지향성을 높이는 이온화 스퍼터링법을 이용하여도 된다. 또한, 시드막의 퇴적은 CVD법에 의해서 행하여도 된다.
다음으로, 시드막이 퇴적된 기판(1)의 전면에, 예를 들면 Cu막으로 이루어지는 막두께 750㎚ 정도의 도전성막을 상기 컨택트홀 및 배선홈(22)을 매립하도록 퇴적하고, 이 도전성막과 상기 시드막을 합쳐서 도전성막(제2 도전성막)(23B)으로 한다. 이 컨택트홀 및 배선홈(22)을 매립하는 도전성막은, 예를 들면 전해 도금법으로 형성할 수 있다. 계속해서, 어닐링 처리에 의해서 그 도전성막(23B)의 왜곡을 제거하여 안정화시킨다.
다음으로, 도 8에 도시한 바와 같이, CMP법을 이용한 연마에 의해서 절연막(20) 상의 여분의 배리어 도체막(23A) 및 도전성막(23B)을 제거하고, 상기 컨택트홀 및 배선홈(22) 내에 배리어 도체막(23A) 및 도전성막(23B)을 잔류시킴으로써, 매립 배선(23)을 형성한다.
여기서, 상기 매립 배선(23)을 형성할 때의 CMP 처리에 대하여 자세히 설명한다. 우선, Cu를 주성분으로 하는 도전성막(23B)의 연마 시에는, 슬러리로서는, 알루미나 또는 실리카 등을 함유하고 Ta막으로 이루어지는 배리어 도체막(23A)에 대하여 도전성막(23B)의 연마 속도가 약 10배 이상 커지는 연마제, 예를 들면 Cabot Microelectronics사제 iCue5003이나 지립을 포함하지 않는 히타치 화성 공업사제 HSC430에 과산화수소 등의 산화제를 첨가한 것을 이용하고, 연마 패드(제1 연마 패드)로서는, 함유하는 기포가 균일한 발포에 의해 형성되고, 그 직경의 평균값이 약 150㎛ 이하이고, 밀도가 약 0.6g/㎤ 이상인 폴리우레탄으로 형성된 것(예를 들면, Rodel사제 IC1000(밀도 0.73g/㎤, JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 95도, 평균 기포 직경 100㎛ 정도))을 이용하는 것을 예시할 수 있다. 이러한 연마 조건에서, 배선홈(22)의 외부에서의 배리어 도체막(23A)을 연마 종점으로 하여 배선홈(22)의 외부의 도전성막(23B)을 연마한 후, 연마 조건을 바꿔 배선홈(22)의 외부의 배리어 도체막(23A)을 연마한다. 배리어 도체막(23A)의 연마 시에는, 슬러리로서는, 산화 실리콘막으로 이루어지는 하층의 절연막(20)의 연마 속도가 배리어 도체막(23A)의 연마 속도에 대하여 1/20 정도 이하로 된 연마제, 예를 들면 히타치 화성 공업사제 HS-T605에 과산화수소 등의 산화제를 첨가한 것을 이용한다. 이러한 슬러리는, 막두께가 약 50㎚의 배리어 도체막(23A)(Ta막)의 연마 및 약 50% 상당의 오버 연마에 필요한 시간과 동일한 시간의 연마를 절연막(20)에 실시한 경우에, 절연막(20)의 연마량을 10㎚ 정도로 할 수 있는 것으로서, 배리어 도체막(23A)의 연마 속도를 도전성막(23B)의 연마 속도의 2배∼5배 정도로 할 수 있는 것이다. 연마 패드(제2 연마 패드)로서는, 함유하는 기포가 불균일한 발포에 의한 불균일한 직경으로 형성되고, 그 직경이 약 150㎛ 이상이고, 밀도가 약 0.4g/㎤∼0.6g/㎤ 정도이고, JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 75도 이상인 폴리우레탄으로 형성된 것(예를 들면, Rodel사제 MHS15A(밀도0.53g/㎤, JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 80도, 기포 직경 100㎛∼2000㎛ 정도))을 이용하는 것을 예시할 수 있다. 또, 이하의 설명에서는, 배리어 도체막(23A)의 연마 시에 이용했던 것 같은 연마 패드를 불균일 발포 연마 패드라고 하고, 도전성막(23B)의 연마에 이용했던 것 같은 연마 패드를 균일 발포 연마 패드라고 한다.
또한, 도전성막(23B) 및 배리어 도체막(23A)의 연마 시에 있어서는, 도 9에 도시한 바와 같은 CMP 장치를 이용한다. 이 CMP 장치는, 모터 M1의 구동력에 의해서 회전 운동을 행하는 플라텐 PLT 상에 연마 패드 PD가 장착된다. 캐리어 CRY는, 웨이퍼(기판(1))의 주면을 연마 패드 PD를 향하여 유지하고, 모터 M2의 구동력에 의해서 회전 운동을 행한다. 이러한 상황 하에서, 연마 패드 PD의 표면에 슬러리 SLR을 공급하면서, 플라텐 PLT의 회전 운동 및 캐리어 CRY의 회전 운동에 의해서 웨이퍼의 주면에 성막된 도전성막(23B) 및 배리어 도체막(23A)을 화학적 및 기계적으로 연마하는 것이다. 또한, 도 10은, 도 9에 도시한 CMP 장치 중, 캐리어 CRY를 확대하여 도시한 것이다. 캐리어 CRY는, 웨이퍼를 유지하는 웨이퍼 척 CHK, 웨이퍼가 연마 중에 벗어나게 되는 것을 방지하는 리테이너링 RNG 및 이들의 부위를 유지하여 웨이퍼에 연마 압력을 가하는 연마 하우징 HOS 등으로 형성되어 있다. 본 제1 실시예에 있어서, 배리어 도체막(23A)의 연마 시에는, 플라텐 PLT의 회전수를 매분 83 회전 정도, 연마 하우징 HOS가 웨이퍼에 가하는 연마 압력을 2 psi(약 140 g/㎠) 정도, 및 리테이너링 RNG가 웨이퍼에 가하는 압력을 2.7 psi(약 189) g/㎠) 정도로 했다.
여기서, 도 11은, 상기한 바와 같은 본 제1 실시예의 연마 조건에서 CMP 처리를 실시함으로써 상기 매립 배선(23)을 형성한 경우에 있어서의, 매립 배선(23)의 배선 밀도와 에로젼에 의한 씨닝량과의 관계를, 배선 폭이 약 0.25㎛, 약 5㎛ 및 약 20㎛인 각각의 경우에 대해 도시한 것이다. 또한, 도 11에 도시하는 예는, 배리어 도체막(23A)의 연마량에 대해서는, 오버 연마량도 포함시켜, 배리어 도체막(23A)의 막두께의 약 2배에 상당하는 연마를 실시한 것이다. 또한, 도 11에는, 배리어 도체막(23A)의 연마 시에, 도전성막(23B)의 연마에 이용한 균일 발포 연마 패드를 이용한 경우에 있어서의 매립 배선(23)의 배선 밀도와 씨닝량과의 관계도 도시하고 있다. 또, 배선 밀도란, 도 12에 도시한 바와 같이, 매립 배선(23)의 배선 폭 A로 하고, 인접하는 매립 배선(23) 사이의 간격을 B로 했을 때에, 100×A/(A+B)로 나타내는 것으로서, 매립 배선(23)의 밀집도를 나타내는 것이다.
도 11에 도시한 바와 같이, 배리어 도체막(23A)의 연마 시에 균일 발포 연마 패드를 이용한 경우에는, 배선 밀도가 높아짐에 따라서 씨닝량도 커진다. 그것에 대하여, 본 제1 실시예의 연마 조건에서 CMP 처리를 실시함으로써 매립 배선(23)을 형성한 경우에는, 매립 배선(23) 사이의 절연막(20)의 에로젼을 균일하게 발생시킬수 있기 때문에, 배선 밀도가 높아지더라도, 씨닝량을 증가시키지 않고, 일정값 내의 씨닝량으로 억제할 수 있다. 또, 매립 배선(23)의 배선 폭이 약 20㎛인 경우에, 배선 밀도가 약 98%인 부분에서 비교하면, 본 제1 실시예의 연마 조건인 경우에는, 균일 발포 연마 패드를 이용한 경우에 비교하여 씨닝량을 약 1/3로 저감할 수 있는 것을 알게 되었다. 이와 같이, 씨닝량의 저감이 가능하게 되는 것에 의해서, 매립 배선(23)의 상층에 매립 배선(23)과 마찬가지의 매립 배선을 더 형성하는 경우에, 매립 배선(23)이 형성된 배선층의 씨닝 형상에 따라 상층의 매립 배선 형성용의 절연막의 표면이 오목하게 되고, 그 오목 부분에 CMP 처리에 의한 도전성막의 연마 잔류물이 발생하여, 상층의 매립 배선 사이가 쇼트하는 문제점의 발생을 방지하는 것이 가능하게 된다.
또한, 도 13은, 상기의 본 제1 실시예의 연마 조건의 CMP 처리에 의해서, 배선 폭이 약 20㎛이고 배선 간격이 약 0.25㎛인 매립 배선(23)을 형성한 경우의 매립 배선(23)의 시트 저항값의 도수 분포를 도시한 것이다. 또한, 도 13에는, 배리어 도체막(23A)의 연마 시에, 도전성막(23B)의 연마에 이용한 균일 발포 연마 패드를 이용한 경우에 있어서의 매립 배선(23)의 시트 저항값의 도수 분포도 도시하고 있다.
도 13에 도시한 바와 같이, 표준편차를 σ로 했을 때에 3σ로 표시되는 매립 배선(23)의 시트 저항의 변동은, 배리어 도체막(23A)의 연마 시에 균일 발포 연마 패드를 이용한 경우의 약 23.4%에 대하여, 본 제1 실시예의 연마 조건의 CMP 처리를 행한 경우에는 약 18.9%로 저감할 수 있는 것을 알게 되었다. 즉, 본 제1 실시예에 따르면, 매립 배선(23)의 높이의 변동을 저감할 수 있다. 또, 매립 배선(23)의 시트 저항값 자체에 대해서도, 배리어 도체막(23A)의 연마 시에 균일 발포 연마 패드를 이용한 경우에 비교하여 본 제1 실시예의 연마 조건의 CMP 처리를 행한 경우에는, 약 10% 저감할 수 있는 것을 알게 되었다. 즉, 본 제1 실시예에 따르면, 배선 밀도의 대소에 상관없이 매립 배선(23)(배선홈(22)) 사이의 절연막(20)의 에로젼을 균일하게 발생시킬 수 있고, 또한 에로젼에 의한 매립 배선(23)의 높이의 감소를 방지할 수 있기 때문에, 매립 배선(23)을 일정한 높이로 형성하는 것이 가능하게 된다.
그런데, 상기의 본 제1 실시예에 있어서는, Cu를 주성분으로 하는 도전성막(23B)을 CMP법에 의해서 연마할 때에 균일 발포 연마 패드를 이용한 경우에 대해 설명했지만, Ta막으로 이루어지는 배리어 도체막(23A)을 연마했을 때에 이용한 불균일 발포 연마 패드를 이용하여도 된다. 본 발명자들이 행한 실험에 따르면, 불균일 발포 연마 패드를 이용하여 도전성막(23B)을 연마한 경우에는, 배선홈(22)의 외부의 도전성막(23B)을 확실하게 제거할 수 있는 것을 알게 되었다. 즉, 불균일 발포 연마 패드를 이용하여 도전성막(23B)을 연마함으로써, 배선홈(22)의 외부에서의 도전성막(23B)의 연마 잔류물의 발생을 확실하게 방지할 수 있다.
상기 매립 배선(23)의 형성 후, 예를 들면 0.1% 시트르산암모늄 수용액과 순수를 이용한 2 단계의 브러시 스크럽 세정에 의해, 기판(1)의 표면에 부착한 연마 지립 및 구리를 제거하여, 본 제1 실시예의 반도체 집적 회로 장치를 제조한다.
또, 도 5∼도 8을 이용하여 설명한 공정과 마찬가지의 공정을 반복하는 것에의해, 매립 배선(23)의 상부에 다층으로 배선을 더 형성해도 된다.
(제2 실시예)
다음으로, 본 제2 실시예의 반도체 집적 회로 장치의 제조 공정에 대하여 설명한다.
본 제2 실시예의 반도체 집적 회로 장치의 제조 공정은, 상기 제1 실시예의 반도체 집적 회로 장치의 제조 공정과 거의 마찬가지인데, 매립 배선(23)(도 8 참조)의 형성 시에 있어서의 배리어 도체막(23A)(도 7 참조)의 CMP법에 의한 연마 공정 시에 이용하는 연마 패드로서, 도전성막(23B)(도 7 참조)의 CMP법에 의한 연마 공정 시에 이용하는 균일 발포 연마 패드에 소정의 가공을 실시한 것을 이용한다.
여기서, 도 14 및 도 15는, 본 제2 실시예에 있어서 배리어 도체막(23A)의 CMP법에 의한 연마 공정 시에 이용하는 연마 패드 PD1의 평면도이고, 그 일부의 영역 PDA에 대해서도 확대하여 도시하고 있다. 상기 제1 실시예에 있어서는 도시를 생략했지만, 연마 패드 PD1에는, 소정의 폭, 깊이 및 간격으로 홈(30)이 격자형(도 14 참조) 또는 동심원형(도 15 참조) 등이 되도록 형성되어 있다. 이 홈(30)은, 연마 패드 PD1의 표면에서의 슬러리의 유동성의 개선, 웨이퍼(기판(1)(도 8 참조))면 내의 균일성 향상, 웨이퍼의 연마 패드 PD1에의 흡착 방지, 웨이퍼의 평탄화 효율의 개선, 및 연마물의 연마 패드 PD1의 표면으로부터의 적극적 제거 등의 목적으로 설치되어 있다. 본 제2 실시예에 있어서는, 이러한 연마 패드 PD1에 대하여, 바늘 또는 펀치 등을 이용하여 구멍(31)을 형성함으로써, 연마 패드 PD1의 경도를 상기 제1 실시예에 있어서 배리어 도체막(23A)의 연마 시에 이용한 불균일 발포 연마 패드 정도로까지 낮추는 것이다. 이 때, 구멍(31)의 직경이 약 2 ㎜ 이하로 되도록 하는 것이 바람직하다. 이러한 연마 패드 PD1을 이용하여 배리어 도체막(23A)을 연마함으로써도, 상기 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제3 실시예)
다음으로, 본 제3 실시예의 반도체 집적 회로 장치의 제조 공정에 대하여 설명한다.
상기 제1 실시예에 있어서는, 제1층째의 매립 배선(15)은 Cu를 주도전층으로 하여 형성했지만, 본 제3 실시예에 있어서는, 제1층째의 매립 배선을 W를 주도전층으로 하여 형성한다. 즉, 도 16에 도시한 바와 같이, 상기 제1 실시예와 마찬가지의 공정에 의해서 배선홈(14)을 형성한 후, 예를 들면 배선홈(14)의 내부를 포함하는 층간 절연막(13) 상에 질화 티탄막을 퇴적함으로써 배리어 도체막을 형성한다. 계속해서, 예를 들면 CVD법에 의해서 층간 절연막(13) 상에 W막을 퇴적함으로써, 그 W막으로 배선홈(14)을 매립한다. 계속해서, CMP법에 의한 연마에 의해서, 층간 절연막(13) 상의 여분의 배리어 도체막 및 W막을 제거하고, 배선홈(14) 내에 배리어 도체막 및 W막을 남기는 것에 의해, 매립 배선(15D)을 형성한다. 이 때, 배선홈(14) 이외의 영역의 배리어 도체막을 완전하게 제거하기 위해서, 오버 연마를 실시할 필요가 있다. 그 때문에, 이 오버 연마 처리 시에 상대적으로 폭이 넓은 배선홈(14)에서는, 매립되는 W막이 선택적으로 연마되어 중앙부에 오목부가 생기는 경우가 있다. 계속해서, 기판(1) 상에 상기 제1 실시예와 마찬가지의 에칭 스토퍼막(16) 및 절연막(17)을 순차 퇴적한 후, 포토리소그래피 기술에 의해서 패터닝된 포토레지스트막을 마스크로 하여 그 절연막(17) 및 에칭 스토퍼막(16)을 에칭함으로써, 컨택트홀(홈부)(18)을 형성한다.
다음으로, 도 17에 도시한 바와 같이, 예를 들면 컨택트홀(18)의 내부를 포함하는 절연막(17) 상에 Ti막 및 질화 티탄막을 순차 퇴적함으로써 배리어 도체막(제1 도전성막)(21A)을 형성한다. 계속해서, 예를 들면 CVD법에 의해서 절연막(17) 상에 W막을 퇴적함으로써, 컨택트홀(18)을 매립하는 도전성막(제2 도전성막)(21B)을 형성한다.
다음으로, 도 18에 도시한 바와 같이, CMP법을 이용한 연마에 의해서 절연막(17) 상의 여분의 배리어 도체막(21A) 및 도전성막(21B)을 제거하고, 컨택트홀(18) 내에 배리어 도체막(21A) 및 도전성막(21B)을 잔류시킴으로써, 플러그(21)를 형성한다. 또, 배리어 도체막(21A) 및 도전성막(21B)의 연마 시에 있어서는, 슬러리로서, 예를 들면 Cabot Microelectoronics사제 SSW2000에 과산화수소를 2 중량% 정도 첨가한 것을 이용하는 것을 예시할 수 있다.
이러한 플러그(21)를 형성하는 경우에 있어서도, 컨택트홀(18)이 밀집하고 있는 영역에서, 오버 연마의 단계에서 도전성막(21B)이 선택적으로 연마되어 오목하게 되고, 또한 노출된 절연막도 연마되어 전체가 오목하게 되어, 씨닝이 생길 우려가 있다. 그래서, 본 제3 실시예에서는, 상기 제1 실시예에서 설명한 매립 배선(23)(도 8 참조)을 형성할 때의 CMP 처리 시에 이용한 연마 패드를 플러그(21)를 형성할 때의 CMP 처리 시에 적용한다. 즉, 도전성막(21B)의 연마 시 및 배리어도체막(21A)의 연마 시에는, Ta막으로 형성된 배리어 도체막(23A)(도 7 참조)의 연마 시에 이용한 불균일 발포 연마 패드를 이용하는 것이다. 그에 따라, 플러그(21) 사이의 절연막(17)의 에로젼을 균일하게 발생시킬 수 있기 때문에, 인접하는 플러그(21)가 밀접하게 되더라도, 씨닝량을 증가시키지 않고, 일정값 내의 씨닝량으로 억제할 수 있다. 또, 상기 제1 실시예에 있어서의 매립 배선(23)과 같이, 본 제3 실시예의 연마 조건의 경우에는, 배리어 도체막(21A)의 연마 시에 균일 발포 연마 패드를 이용한 경우에 비하여 씨닝량을 저감할 수 있다. 그 때문에, 플러그(21)의 상층에 매립 배선(플러그를 포함)을 형성하는 경우에, 플러그(21)가 형성된 배선층의 씨닝 형상에 따라 상층의 매립 배선 형성용의 절연막의 표면이 오목하게 되고, 그 오목 부분에 CMP 처리에 의한 도전성막의 연마 잔류물이 발생하여, 상층의 매립 배선 사이가 쇼트하는 문제점의 발생을 방지하는 것이 가능하게 된다.
플러그(21)의 형성 후, 도 19에 도시한 바와 같이, 기판(1) 상에 상기 제1 실시예와 마찬가지의 에칭 스토퍼막(19) 및 절연막(20)을 퇴적한다. 계속해서, 포토리소그래피 기술에 의해서 패터닝된 포토레지스트막을 마스크로 하여 그 절연막(20) 및 에칭 스토퍼막(19)을 에칭함으로써, 플러그(21)에 달하는 배선홈(22)을 형성한다. 그 후, 상기 제1 실시예에서 설명한 매립 배선(23)(도 8 참조)을 형성한 공정과 마찬가지의 공정에 의해, 플러그(21)와 전기적으로 접속하는 매립 배선(23)을 형성하여, 본 제3 실시예의 반도체 집적 회로 장치를 제조한다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 제1 실시예에서 설명한 매립 배선(23)(도 8 참조)의 형성 시에 행한 CMP 처리를, 매립 배선(23)의 하층의 매립 배선(15)(도 8 참조)의 형성 시에도 적용해도 된다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 배선 밀도의 대소에 상관없이 에로젼에 의한 매립 배선의 높이의 감소를 방지할 수 있기 때문에, 매립 배선을 일정한 높이로 형성할 수 있다.

Claims (16)

  1. (a) 반도체 기판 상에 절연막을 형성하는 공정,
    (b) 상기 절연막을 에칭하여 홈부를 형성하는 공정,
    (c) 상기 홈부의 내부를 포함하는 상기 절연막의 표면에 제1 도전성막을 형성하는 공정,
    (d) 상기 홈부의 내부를 포함하는 상기 제1 도전성막의 표면에, 상기 홈부를 매립하여 상기 제1 도전성막보다 연마 속도가 큰 제2 도전성막을 형성하는 공정,
    (e) 제1 연마 패드를 이용하여 상기 홈부의 외부의 상기 제2 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제2 도전성막을 남기는 공정,
    (f) 제2 연마 패드를 이용하여 상기 홈부의 외부의 상기 제1 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제1 도전성막을 남기는 것에 의해 배선을 형성하는 공정
    을 포함하며,
    상기 제1 연마 패드 및 상기 제2 연마 패드는 각각 기포를 포함하며,
    상기 제2 연마 패드에 포함되는 상기 기포의 직경은, 상기 제1 연마 패드에 포함되는 상기 기포의 직경보다 큰 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 연마 패드에 포함되는 상기 기포의 직경은 불균일한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 연마 패드에 포함되는 상기 기포는, 직경이 150㎛ 이하인 것과 150㎛ 이상인 것의 양방을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 연마 패드에 포함되는 상기 기포의 직경은, 150㎛∼2000㎛인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 (f) 공정에서는, 상기 절연막에 대한 상기 제1 도전성막의 연마 속도비가 10 이상으로 되는 연마제를 이용하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 도전성막은 구리를 주성분으로서 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. (a) 반도체 기판 상에 절연막을 형성하는 공정,
    (b) 상기 절연막을 에칭하여 홈부를 형성하는 공정,
    (c) 상기 홈부의 내부를 포함하는 상기 절연막의 표면에 제1 도전성막을 형성하는 공정,
    (d) 상기 홈부의 내부를 포함하는 상기 제1 도전성막의 표면에, 상기 홈부를 매립하여 상기 제1 도전성막보다 연마 속도가 큰 제2 도전성막을 형성하는 공정,
    (e) 제1 연마 패드를 이용하여 상기 홈부의 외부의 상기 제2 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제2 도전성막을 남기는 공정,
    (f) 제2 연마 패드를 이용하여 상기 홈부의 외부의 상기 제1 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제1 도전성막을 남기는 것에 의해 배선을 형성하는 공정
    을 포함하며,
    상기 제2 연마 패드의 밀도는, 상기 제1 연마 패드의 밀도보다 작은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 연마 패드의 밀도는 0.4g/㎤∼0.6g/㎤이고, 상기 제2 연마 패드는직경이 150㎛ 이상인 기포를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 연마 패드에 포함되는 상기 기포의 직경은 150㎛∼2000㎛인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 도전성막은 구리를 주성분으로서 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. (a) 반도체 기판 상에 절연막을 형성하는 공정,
    (b) 상기 절연막을 에칭하여 홈부를 형성하는 공정,
    (c) 상기 홈부의 내부를 포함하는 상기 절연막의 표면에 제1 도전성막을 형성하는 공정,
    (d) 상기 홈부의 내부를 포함하는 상기 제1 도전성막의 표면에, 상기 홈부를 매립하여 상기 제1 도전성막보다 연마 속도가 큰 제2 도전성막을 형성하는 공정,
    (e) 제1 연마 패드를 이용하여 상기 홈부의 외부의 상기 제2 도전성막을 화학적 및 기계적으로 연마하여, 상기 홈부의 내부에 상기 제2 도전성막을 남기는 공정,
    (f) 제2 연마 패드를 이용하여 상기 홈부의 외부의 상기 제1 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제1 도전성막을 남기는 것에 의해 배선을 형성하는 공정
    을 포함하며,
    상기 제2 연마 패드는 JIS K 6253에 준거하는 타입 E 듀로미터에 따른 경도가 75도 이상이고, 상기 제2 연마 패드의 밀도는 0.6g/㎤ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 연마 패드의 밀도는 0.4g/㎤∼0.6g/㎤인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 도전성막은 구리를 주성분으로서 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. (a) 반도체 기판 상에 절연막을 형성하는 공정,
    (b) 상기 절연막을 에칭하여 홈부를 형성하는 공정,
    (c) 상기 홈부의 내부를 포함하는 상기 절연막의 표면에 제1 도전성막을 형성하는 공정,
    (d) 상기 홈부의 내부를 포함하는 상기 제1 도전성막의 표면에, 상기 홈부를 매립하여 상기 제1 도전성막보다 연마 속도가 큰 제2 도전성막을 형성하는 공정,
    (e) 제1 연마 패드를 이용하여 상기 홈부의 외부의 상기 제2 도전성막을 화학적 및 기계적으로 연마하여, 상기 홈부의 내부에 상기 제2 도전성막을 남기는 공정,
    (f) 제2 연마 패드를 이용하여 상기 홈부의 외부의 상기 제1 도전성막을 화학적 및 기계적으로 연마하고, 상기 홈부의 내부에 상기 제1 도전성막을 남기는 것에 의해 배선을 형성하는 공정
    을 포함하며,
    상기 제1 연마 패드 및 상기 제2 연마 패드는 각각 기포를 포함하며,
    상기 제1 연마 패드에 포함되는 상기 기포의 직경은 150㎛ 이하이고, 상기 제2 연마 패드에 포함되는 상기 기포는 직경이 150㎛ 이하인 것과 150㎛ 이상인 것의 양방을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 연마 패드에 포함되는 상기 기포의 직경은 10㎛∼150㎛이고,
    상기 제2 연마 패드에 포함되는 상기 기포의 직경은 150㎛∼2000㎛인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 도전성막은 구리를 주성분으로서 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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