KR20050003367A

KR20050003367A - 결정 피드백 등화기

Info

Publication number: KR20050003367A
Application number: KR10-2004-7016377A
Authority: KR
Inventors: 허서연; 이보네트 마르크맨; 정순 박; 솔 브리안 겔판드
Original assignee: 톰슨 라이센싱 소시에떼 아노님
Priority date: 2002-04-16
Filing date: 2003-04-09
Publication date: 2005-01-10
Also published as: EP1497916A4; BRPI0309258B1; US7110449B2; CN1659780B; EP1497916B1; BR0309258A; EP1497916A1; JP2005523633A; CN1659780A; WO2003090348A1; KR100916377B1; MXPA04010140A; JP4666920B2; AU2003262410A1; WO2003090348A8; US20050243908A1

Abstract

데이터 신호를 처리하기 위한 결정 피드백 등화기(decision feedback equalizer)는 하드 결정 지향 모드와 소프트 결정 지향 모드에 대해 동시 등화기 출력(concurrent equalizer outputs)(Z_0k, Z_1k)을 제공한다. 본 발명에 따른 결합 구조(joint architecture)는, 각 등화기 출력 심볼 소프트 결정 비트 표시(soft decision bit representation)에서 이들 소프트 결정 비트의 서브세트가 하드 결정 표시(hard decision representation)에 대응한다는 본 명세서에 인식된 사실을 이용한다. 그 결과, 본 발명은 하나의 출력 등화기와 본질적으로 동일한 하드웨어로 2개의 별개의 모드의 동시 출력을 가능하게 한다.

Description

결정 피드백 등화기{DECISION FEEDBACK EQUALIZER}

미국에서 고선명 텔레비전(HDTV : High Definition Television)에 대한 Advanced Television Systems Committee(ATSC) 표준에서, 등화기는 잔류 측파대 변조(VSB : vestigial sideband modulation)로 전송되는 데이터 스트림을 수신하는 적응 필터이며, 여기서 VSB 는 약 10.76MHz의 심볼 레이트(symbol rate)와 같은 평균 레이트로 ATSC-HDTV 표준에 따른 변조 시스템이다. 이 등화기는 지상파 방송 채널의 전형적인 특성인, 대부분 다중 경로 전파(multipath propagation)에 의해 유발된 선형 왜곡을 제거 또는 감소시키도록 한다. United States Advanced Television Systems Committee의 "ATSC Digital Television Standard"(1995년 9월16일)를 보라.

통신 기술에 사용되는 바와 같은 결정 피드백 등화기(DFE : Decision Feedback Equalizer)는 일반적으로 피드포워드 필터(FFF : feedforward filter)와 피드백 필터(FBF : feedback filter)를 포함하며, 여기서 전형적으로 FBF 는 신호 검출기의 출력에 대한 결정에 의해 구동되며 그리고 그 필터 계수는 원치 않는 왜곡 효과를 감소시키기 위해 원하는 특성에 적응하도록 조절될 수 있다. 적응은 일반적으로 신호 내 동기 간격 동안 "트레이닝 시퀀스(training sequence)"의 전송에 의해 일어날 수 있거나 또는 이 적응은 전송된 신호의 특성 복구 기술(property restoral techniques)을 사용하여 "블라인드 알고리즘(blind algorithm)"에 의해 일어날 수 있다. 일반적으로, 이 등화기는, 다중 경로 지연이 등화되도록 확산될 때의 인자(factor) 따라 그 필터 각각 내에 특정 개수의 탭(tap)을 가지고 있으며 여기서 이 탭 간격 "T" 는 일반적으로 심볼 레이트에 해당하나 항상 그러한 것은 아니다. 그러한 필터의 중요한 파라미터는 수렴 레이트(convergence rate)이며, 이 수렴 레이트는 등화기의 최적의 셋팅으로 수렴하는데 필요한 반복의 횟수로서 정의될 수 있다. 이러한 등화기, 사용되는 알고리즘, 및 통신 작업에의 응용에 관한 보다 상세한 분석 및 논의에 대해서는, 예를 들어, John G. Proakis의 "Digital Communications" (2^ndedition, McGraw-Hill, New York, 1989); Theodore S. Rappaport의 "Wireless Communications" (Prentice Hall PTR, Saddle River, New Jersey, 1996); 및 A. P. Clark의 "Principles of Data Transmission" (2^ndedition, John Wiley & Sons, New York, 1983)과 같은 교재(text-books)와 기술 문헌을 참고하면 된다.

본 출원은 2002년 4월 6일에 발명자 Heo, Markman, Park, 및 Gelfand의 이름으로 출원된 ARCHITECTURE FOR A DECISION FEEDBACK EQUALIZER라는 명칭의 미국 가특허출원 번호 60/372,970을 참조하고, 위 출원의 우선권의 이익을 청구하며 그 개시내용을 참조문헌으로 본 명세서에 병합한다.

본 발명은 일반적으로 등화기에 관한 것이며, 보다 상세하게는 미지의 및/또는 시간적으로 가변하는 특성을 갖는 채널을 통해 신호 전송을 보상하는데 사용될 수 있는 적응 등화기에 관한 것이다.

도 1 은 결정 피드백 등화기(DFE) 구조의 개략 블록도.

도 2 는 3㏈, 0.3마이크로초(㎲) 고스트 신호(ghost signal)와 추가적인 백색 가우시안 잡음(AWGN : additive white Gaussian noise) 하에 있는 비터비 (Viterbi) 디코더와 등화기에 대해 ㏈ 단위의 비트 에러 레이트(BER : bit errorrate) 대 신호대잡음 비(signal to noise ratio)를 도시하는 도면.

도 3 은 본 발명에 따라 결합된 소프트/하드 결정 피드백 등화기(DFE) 구조의 개략 블록도.

본 발명의 일 측면에 따라, 데이터 신호를 처리하기 위한 결정 피드백 등화기(decision feedback equalizer)는 하드 결정 지향 모드와 소프트 결정 지향 모드에 대한 동시 등화기 출력(concurrent equalizer outputs)을 제공한다. 본 발명에 따른 이 결합 구조(joint architecture)는 각 등화기 출력 심볼 소프트 결정 비트 표시(soft decision bit representation)에서, 이들 소프트 결정 비트의 서브세트가 하드 결정 표시(hard decision representation)에 대응한다는, 본 명세서에서 인식된, 사실을 이용한다. 그 결과, 본 발명은 하나의 출력 등화기와 본질적으로 동일한 하드웨어로 2개의 별개의 모드의 동시 출력을 가능하게 한다.

본 발명의 다른 측면에 따라, 데이터 신호를 처리하기 위한 결정 피드백 등화기(DFE)는 각 소프트 dd 및 하드 dd 등화기 출력을 제공하기 위해 동시 소프트 및 하드 결정 지향 (dd) 동작 모드{concurrent soft and hard directed (dd) operating modes}를 나타내며, 여기서 각 등화기 출력 심볼 소프트 결정 비트 표시는 동시에 하드 및 소프트 결정 표시를 모두 포함한다.

본 발명의 또 다른 측면에 따라, 데이터 신호를 처리하며 DFE 출력 신호를 제공하기 위한 결정 피드백 등화기(DFE)는, 피드포워드 필터(FFF : feedforward filter)와, 피드백 필터(FBF : feedback filter)와, 슬라이서(slicer)를 포함하며, 상기 슬라이서, 상기 FFF 및 상기 FBF 는 결정 피드백 등화기 구성을 형성하기 위해 서로 연결되며, 상기 등화기 구성은 동시 하드 및 소프트 결정 지향 (dd) 동작 모드를 나타낸다. 하드 및 소프트 dd 동작 모드 모두에 대응하는 DFE 출력 비트 표시는 동시에 출력된다.

본 발명의 더 다른 측면에 따라, 처리되는 데이터 입력 신호로부터 하나를 초과하는 출력 데이터 신호를 유도하기 위해 결정 피드백 등화를 위한 방법은, 상기 처리되는 데이터 입력 신호를 피드포워드 필터(FFF)로 인가하는 단계와, 동시 하드 및 소프트 결정 지향 (dd) 동작 모드와 출력을 나타내는 결정 피드백 등화기(DFE) 구성을 함께 형성하기 위해 피드백 필터(FBF)와 슬라이서를 상기 FFF에 연결하는 단계와, 그리고 상기 DFE 출력에서 각 출력 심볼에 대한 비트 표시가 상기 슬라이서의 출력의 비트 표시를 그 서브세트로서 포함하도록 상기 FBF의 입력을 하드 dd 동작 모드에서 상기 슬라이서의 출력에 연결하며 상기 FBF의 다른 입력을 상기 소프트 dd 동작 모드에서 상기 DFE 출력 신호들 중 하나에 연결하는 단계를 포함한다.

본 발명은 도면과 연계하여 이하 상세한 설명으로부터 보다 충분히 이해될 수 있을 것이다.

본 발명에 따른 등화기(equalizer)는, 3개의 이용가능한 모드, 즉 트레이닝 모드(training mode)와, 블라인드 모드(blind mode)와 결정 지향 모드(decision directed mode)(dd)를 갖는 T (여기서 T 는 심볼 주기이다) 만큼 이격되어 있는 DFE(Decision Feedback) 등화기(T-spaced DFE equalizer)를 포함한다. 본 발명의 바람직한 실시예의 상세한 설명으로 들어가기에 앞서, 본 발명의 원리를 더 잘 이해하고, 도 1에 도시되어 있는 바와 같은 결정 피드백 등화기(DFE) 구조의 다소 간략화된 블록도를 먼저 생각하는 것으로 특정 용어(terms)를 한정하는 것이 유익할 것이다.

DFE로 가는 입력은 피드포워드 필터(FFF : Feed-Forward Filter)(10)에 연결되며, 이 필터의 출력은 합산 유닛(12)에 연결되며, 합산 유닛(12)에 대한 다른 입력은 피드백 필터(FBF : Feed-Back Filter)(14)의 출력에 연결된다. 이 합산 유닛 (12)의 출력은 슬라이서(16)에, 모드 스위치(18)의 입력에, 그리고 로크 검출기 (20)에 연결된다. 로크 검출기(20)의 출력은 모드 스위치(18)의 제어 입력에 연결된다. 슬라이서(16)의 출력은 모드 스위치(18)의 다른 입력에 연결되며, 모드 스위치(18)의 출력은 FBF(14)의 입력에 연결된다. 모드 스위치(18)의 다른 출력은 FFF(10)와 FBF(14)의 계수 제어 입력에 연결된다.

FFF(10)와 FBF(14)와 슬라이서(16)의 기능은 잘 알려져 있으며 필터링 (filtering)과 등화(equalization)의 기본적인 기능을 각각 구성한다. 예를 들어, Proakis의 전술된 교재를 보라. 필터와 그 구현에 관한 추가적인 정보는, 예를 들어, John G. Proakis 및 Dimitris G. Manolakis의 "Digital Signal Processing" (Prentice Hall, New Jersey, 1996) 및 Roman Kuc의 "Introduction to Digital Signal Processing" (McGraw-Hill Book Company, New York, 1988)과 같은 여러 교재에서 볼 수 있다. 로크 검출기(20)는 등화기 로크 검출기 기능(equalizer lock detector function)을 담당한다. 이 로크 검출기(20)는 슬라이서 레벨에 대해 등화기 출력을 임계값과 비교함으로써 로크 검출기 출력을 업데이트한다. 만일 등화기 출력과 슬라이서 레벨이 임계값 거리 내에 있다면, 로크가 검출된다. 모드 스위치(18)는 등화기 선택 모드에 따라 등화기 적응에 사용되는 에러 및 제어 신호 뿐만 아니라 FBF 필터로 가는 입력을 선택한다. 이 모드 스위치(18)는 또한 로크 검출기 출력을 체크한다. 정상 동작에서, 모드 스위치(18)는 등화기 로크 검출기 (20)의 출력에 따라 좌우되는 자동 스위칭 능력(automatic switching capability)을 가지고 있다. 모드 스위치(18)는 수렴만을 위해 사용되는 때 트레이닝 및 블라인드 모드를 해석한다. 등화기 로크 검출기가 수렴을 검출한 후, 등화기는 결정 지향 (dd) 모드로 전환된다. 만일 수렴이 분실되면, 등화기는 트레이닝 또는 블라인드 모드로 되돌아 간다.

Advanced Television Systems Committee (ATSC) 표준에서, 트레이닝 시퀀스는 처음 1에 대해 등화기 수렴을 가능하게 하도록 필드 동기(field sync)에 포함되었다. 트레이닝 모드에서, 등화기 계수는 필드 동기 동안에만 업데이트된다. 그러나, 그 사용과 연관된 2개의 주요 단점은, 이 등화기는 필드 동기를 사전에 정확히 검출할 것을 요구하는 것과 그리고 트레이닝 시퀀스가 약 매 25밀리초(㎳)마다 단지 발생하는 필드 동기에 포함되어 있어 그 수렴이 느려질 수 있다는 것이다.

필드 동기를 검출하기가 곤란하거나 동적 성분(dynamic component)을 가지고 있는 고스트 환경(ghost environment)에서, 트레이닝 시퀀스, 즉 자기 복구 또는 블라인드에 상관없이, 등화기 탭 계수를 초기 조절하는 것이 중요하다. 예를 들어, Proakis의 전술된 교재와, D. N. Godard의 "Self-Recovering Equalization and Carrier Tracking in Two Dimensional Data Communication Systems" (IEEE Transaction on Communication, Vol. COM-28, pp.1867-1875, November 1980) 논문을 보라.

더구나, 이는 모든 데이터 심볼에 작용하기 때문에, 블라인드 알고리즘은 더 빠른 수렴을 하게 된다.

일반적으로 종래의 dd 모드에서 그러하듯이, FBF(14)로 가는 입력이 슬라이서(16)의 출력이다. 그리하여, dd 모드에서, 적응 에러 및 피드백 필터로 가는 입력은 슬라이서의 존재에 의해 보조되고, 계수 적응은 데이터 시퀀스 내내 일어난다. 이 모드는 우수한 수렴 성능을 가지고 있지는 않지만, 수렴 후에는 다른 2개의 모드보다 더 잇점이 있다. 블라인드 모드에 대해 dd 모드의 잇점은 슬라이서의 존재에 기인하며 그 결과 등화기 출력의 MSE(mean squared error) 및 VER(bit error rate) 성능이 더 우수하게 된다. 트레이닝 모드에 대해, dd가 매 심볼에 대해탭(tap)을 업데이트한다는 사실은 트레이닝 심볼만의 경우와는 대조적으로 적응 및 트랙킹 성능을 더 빠르게 해준다.

본 명세서에서는 특히 ATSC-HDTV 표준에서 트레이닝 모드의 경우 동적 트랙킹 성능이 불량할 뿐만 아니라 수렴이 느리기 때문에 트레이닝 모드에 대해 보조 접근이나 대안 접근으로서 블라인드 모드와 dd 모드의 사용이 바람직한 것으로 인식된다.

많은 해 동안, DFE 는 통신 수신기 설계 영역에서 쟁점이 된 주제였다. DFE 가 낮은 복잡성 코스트(low complexity cost)에서 매우 분산적인 선형 채널을 등화시키기 위한 잠재성을 가지고 있지만, 이 DFE 는 에러 전파(error propagation)를 겪을 수 있어, 부정확한 소스 심볼(source symbol)이 추정되는 메커니즘이 장래 결정 에러(decision error)를 유발하여 긴 에러 버스트(long error bursts)를 야기할 수도 있다. 예를 들어, P. Monsen의 "Theoretical and Measured Performance of a DFE Modem on a Fading Multipath Channel" (IEEE Transaction on Communication, Vol. COM-25(10), pp. 1144.1153,. October 1977) 논문과; S. A. Altekar 및 N. C. Beaulieu의 "Upper Bounds to the Error Probability of Decision Feedback Equalization" (IEEE Transaction on Information Theory, Vol. IT-39(1), pp. 145-156, January 1993); 및 A. P. Clark의 전술된 교재(페이지 221)를 보라.

본 발명의 원리에 따라, 추가적인 백색 가우시안 잡음(AWGN : Additive White Gaussian Noise)과 강한 다중 경로가 있는 HDTV 지상파 채널을 위한 DFE 등화기를 포함하는 ATSC 수신기를 시뮬레이션해 본 결과, 수신기 성능이, 결정 지향모드가 소프트 결정 지향 모드로 대체되고, 여기서 FBF 필터로 가는 입력이 슬라이서 출력 대신에 등화기 출력이 되는 경우에는 개선될 수 있다는 것을 볼 수 있었다. 통신 기술에서 알려져 있는 바와 같이, 양자화기를 포함하는 복조기는 "하드(hard)" 또는 "소프트(soft)" 모드에서 동작할 수 있다. 매우 간략히 언급하면 하드 모드에서는 1이 전송되었는지 또는 제로(0)가 전송되었는지에 관한 결정은 복조기 출력의 극성에 기초하고 그리고 취소할 수 없는 반면, 소프트 모드에서는 이 결정을 할 때 그 성능을 향상시키기 위하여 어느 정도까지 신호 진폭이 또한 이용된다. 하드 결정 및 소프트 결정 복조기에 관한 정보는 예를 들어 Roger L. Freeman의 "Telecommunications Transmission Handbook" (4^thEdition, John Wiley & Sons, Inc., New York, 1998, pp 340 이하 참조)과 같은 기술 문헌에서 볼 수 있다. 본 발명의 문맥에서 이들 모드의 중요성은 이하 설명으로부터 명료하게 알 수 있을 것이다.

이후 예시적인 실시예에 의해 보다 상세하게 기술되고 설명되는 바와 같이, 본 발명은 결정 피드백 등화기(DFE : Decision Feedback Equalizer) 구조를 포함하며, 이 구조는 2개의 별개의 모드, 즉 (하드) 결정 지향 모드(dd)와 소프트 결정 지향 모드에 대해 동시 등화기 출력을 가능하게 한다. 하드 및 소프트 dd 모드 사이의 차이는 슬라이서의 출력(하드 결정)이나 또는 등화기 출력(소프트 결정)인 등화기 피드백 필터로 가는 입력과 연관된다. 이 결합 구조는, 각 등화기 출력 심볼 소프트 결정 비트 표시에서, 이들 소프트 결정 비트의 서브세트가 하드 결정 표시에 대응한다는, 본 명세서에 인식된, 사실을 이용한다. 그 결과, 본 발명에 따른 이 구조는 하나의 출력 등화기와 기본적으로 동일한 하드웨어로 2개의 별개의 모드의 동시 출력을 가능하게 한다.

ATSC-HDTV 수신기에서 지상파 채널이 다중 경로 전송과 백색 잡음, 특히, 강한 다중경로와 낮은 신호대잡음비(SNR)의 결합을 나타낼 때, 등화기의 피드백 필터에서의 에러 전파는, 자동 스위칭 등화기 모드(블라인드/dd)가 블라인드 단독 모드 또는 여기서 소프트 자동 스위칭 등화기 모드라고 부르는 모드보다 더 열악한 성능을 나타내는 방식으로 비터비 디코더의 출력에서 그 성능에 영향을 미친다. 자동 스위칭 모드에서, 등화기는 수렴(로크) 이전에 블라인드 모드에 있고 수렴(로크)이 검출된 후에는 (하드) dd 모드로 스위칭된다. 만일 수렴이 분실되면, 등화기는 다시 블라인드 모드로 스위칭된다. 소프트 자동 스위칭 모드는, dd 모드가 소프트 dd 모드인 것을 제외하고는, 자동 스위칭 모드와 유사하다. 소프트 dd 모드에서, 피드백 필터로 가는 입력은 슬라이서 출력 대신에 등화기의 출력이다. 비터비 디코더(Viterbi decoder)는 경로 최대 가능 디코딩 알고리즘(path maximum-likelihood decoding algorithm)을 사용하여 종래의 알려진 타입의 콘볼루션 디코더(convolutional decoder)이다. 이 비터비 디코더의 상세한 설명은 예를 들어, Roger L. Freeman의 전술된 "Telecommunications Transmission Handbook" (4^thEdition, John Wiley & Sons, Inc., New York, 1998, pp. 348-354)과 같은 기술 문헌에서 볼 수 있다.

하드 및 소프트 dd의 2개의 별개의 모드에 대해 동시 출력을 제공하는 등화기 구조를 설계하는 것에 의해 본 수신기는 이를 이용하여 어느 모드가 가장 적절한 성능 방식인지를 결정하기 위해 이들 출력을 처리할 수 있다.

도 2 는 AWGN 플러스 다중경로 채널에서 HDTV 수신기의 BER 대 SNR 성능 곡선을 도시한다. 이 예에서 다중 경로 채널은 비교적 강한 고스트(ghost)인 하나의 3㏈, 3㎲의 고스트이다. 이 성능은 비터비 디코더(VD) 후에 뿐만 아니라 등화기 후에도 측정된다.

도 2에 도시된 곡선은 본 발명의 원리에 따른 결과를 예시한다. VD 출력 뿐만 아니라 등화기에 대한 3개의 곡선, 즉 블라인드 모드(blind mode)에서 등화기에 대한 하나의 곡선, 그리고 자동 스위칭 모드(automatic switching mode)에 대한 다른 하나의 곡선 그리고 소프트 자동 스위칭 모드(soft automatic switching mode)에 대한 3번째 곡선이 도시되어 있다. 본 명세서에서는 도 2에 나타난 정보로부터 다음의 결론을 얻을 수 있는 것으로 인식된다 :

(a) 등화기 출력의 성능은 블라인드 단독 모드나 또는 소프트 자동 스위칭 모드에서보다 자동 스위칭 모드에서 더 우수하거나 이와 동일하다. SNR을 증가시키는 경우, 자동 스위칭 성능이 점점 더 우수해진다.

(b) 그러나, VD 출력의 성능은 특히 매체 SNR에 대해 등화기 출력의 성능을 반영하지는 않는다. SNR의 이들 값에서, VD 출력 성능은 최대 □1.5㏈까지 블라인드 단독 모드나 또는 소프트 자동 스위칭 모드에서보다 자동 스위칭 모드 하에서 더 악화된다.

(c) 또한 추가적인 시뮬레이션 결과, 이 문제는 강한 고스트에서 더 분명하게 나타나지만, 더 약한 고스트에서도 더 작은 규모(scale)로 여전히 존재한다는 것을 볼 수 있었다.

본 명세서에서는 그리하여 표준 dd 모드가 소프트 dd 모드보다 더 열악한 전체 성능을 전송하는 에러 전파의 이들 상태를 검출하여 그 모드를 스위칭하는 것이 바람직한 것으로 인식된다. 특히 두 모드의 성능을 비교하는 것이 중요하다.

시뮬레이션 작업 후 나오는 다른 중요한 결론은, 그 수렴이 블라인드 모드에 의해 대부분 이루어지기 때문에, 소프트 자동 스위칭 모드(블라인드 플러스 소프트 dd 모드)와 자동 스위칭 모드(블라인드 플러스 dd 모드) 사이의 등화기 탭 수렴에는 큰 차이가 없다는 것이다. 따라서, 하드 및 소프트 자동 스위칭 모드 사이의 성능 차이에 있어서의 주요 인자(factor)는 슬라이서 출력이나 등화기 출력에 상관없이 FBF 필터 데이터에 대응한다.

전술된 잇점을 인식하면, 본 발명의 목적은, 등화기가 2개의 모드 즉 하드 및 소프트 자동 스위칭 모드에 대해 그 출력을 동시에 전송할 수 있도록 등화기에서 하드 및 소프트 자동 스위칭 모드 모두를 동시에 실행하는 것이다. 그 결과 본 등화기는 수신기로 하여금 실시간으로 이들 두 출력을 처리할 수 있게 하며 등화기의 복잡성을 거의 전혀 증가시키지 않고도 적절한 선택을 할 수 있게 한다.

따라서, 이하에서는 2개의 별개의 모드, 즉 (하드) 결정 지향 (dd) 및 소프트 결정 지향 모드에 대해 동시 등화기 출력을 가능하게 하는 결정 피드백 등화기 (DFE : Decision Feedback Equalizer) 구조의 설계를 병합하는 본 발명의 원리에따른 예시적인 실시예의 상세한 설명이 기술된다. 하드 및 소프트 dd 모드 사이의 차이는 등화기 출력(소프트 결정) 또는 슬라이서의 출력(하드 결정)인 등화기 피드백 필터로 가는 입력과 연관된다. 이 결합 구조는, 각 등화기 출력 심볼에서 그 비트 표시의 서브세트가 슬라이서 출력과 연관된 하드 결정 표시에 대응한다는 사실을 이용한다. 그 결과, 이 제안된 구조는 하나의 출력 등화기와 기본적으로 동일한 하드웨어로 2개의 별개의 모드의 동시 출력을 가능하게 한다.

도 3 은 결합 dd 시스템 구조의 블록도를 도시한다. 이 구조에서, 로크 검출기와 모드 스위치는 도 1에 도시된 장치와 연계하여 전술된 전통적인 DFE 구조에 대해 설명된 바와 같이 구현될 수 있다. 그리하여, 도 3 은 FFF 블록, FBF 블록 및 슬라이서 블록만을 처리할 필요가 있다. 도 3에서, 본 발명에 따라 DFE로 가는 입력은 피드포워드 필터(FFF : Feed-Forward Filter)(10)의 신호 입력에 연결되며, 이 필터의 출력은 제 1 합산 유닛(13)의 제 1 입력에 연결되며, 이 합산 유닛(13)의 제 2 입력은 피드백 필터(FBF : Feed-Back Filter)(14)의 제 1 출력에 연결된다. 합산 유닛(13)의 출력은 멀티플렉서(MUX)(22)의 제 1 입력에 연결되며 제 2 합산 유닛(15)의 제 1 입력에 연결된다. 합산 유닛(15)의 제 2 입력은 FBF(14)의 제 2 출력에 연결되며, 합산 유닛(15)의 출력은 MUX(22)의 제 2 입력에 연결된다. MUX(22)의 출력은 제 3 합산 유닛(24)의 감산 신호 입력(subtracting signal input)에 그리고 슬라이서(16)의 입력에 연결된다. 슬라이서(16)의 출력은 합산 유닛(24)의 다른 입력에 그리고 분할 유닛(26)을 거쳐 FBF(14)의 제 1 입력에 연결된다. 합산 유닛(24)의 출력은 FBF(14)의 제 2 신호 입력에 연결된다.

적응 에러 신호 및 제어 신호는 도 1의 구조와 유사하게 FFF(10) 및 FBF(14)의 제어 입력에 인가되며, 이들 신호는 모드 스위치로부터 유도된다.

본 예시적인 구조에서, 모드 스위치(도 3에 미도시)는 다수의 여러 가지 방법으로 연결될 수 있다. 간단한 방법은 로크 출력(로크 검출기는 도 3에 미도시) 뿐만 아니라 입력으로 슬라이서 출력과 Z_k를 사용하는 것이다. 모드 스위치의 출력은 이때 도 1에서와 같이 적응 에러 신호와 제어 신호 뿐만 아니라 두 블라인드 및 결정 지향 모드에 대해 I_k및 E_k이다. I_k는 하드 결정 지향 모드에만 연관되며, I_k및 E_k는 소프트 결정 지향 (dd) 모드와 블라인드 모드와 연관된다.

모드 스위치는 아래에 더 설명되는 바와 같이 결정 지향 모드 하에서는 E_k이나 블라인드 모드 하에서 다른 함수(function)가 되는 적응 에러 신호를 가진다. 로크 검출기는 동시에 Z_1k및 Z_0k를 모니터링할 수 있거나 또는 로크 검출기는 Z_k만을 모니터링할 수 있다. 로크 검출기 출력은 dd 또는 블라인드 모드를 선택한다. 본 시스템은 블라인드 모드에서 시작하며 일단 로크가 검출되면 본 시스템은 결정 지향 모드로 전환된다. 이해할 수 있는 바와 같이, 적절한 함수에 도달하기 위해 이들 연결을 수행하는데는 여러 가지 다른 방법들이 있다.

도 3에서 FBF(14)에 대해, 데이터를 포함하는 필터 메모리 또는 레지스터는 메모리의 2개의 별개의 세트 I_k및 E_k로 고려할 수 있지만, 실제로, 이들은 각 레지스터가 예를 들어 이 순서로 "I_kE_k"를 가지고 있는 경우 서로 그룹화될 수 있다.필터 계수 C_k는 하나의 유일한 적응 세트이다. 그러나, 이들 필터 계수는 개별적으로 I_k및 E_k를 곱하여 아래 수학식 (2)을 생성한다. 전체 연산은 2개의 신호 출력을 갖는 하나의 필터로 생각할 수도 있다. 아래 수학식 (2)에 있는 두 연산은 소프트 결정 지향 모드와 블라인드 모드에서 출력으로 간다. 그러나, 수학식 (2a) 만이 하드 결정 지향 모드에서 필요하다.

동작시, 도 3에 도시된 시스템에서, 이하 관계식이 적용된다:

Z_k= S_k- E_k(1)

여기서 Z_k는 슬라이서 입력이며, S_k는 슬라이서 출력이며, 그리고 E_k는 슬라이서 에러이다.

일례로서, 10 비트의 데이터 표시를 위해, Z_0k, Z_1k, 및 Z_k의 값은 10비트를 요구한다. 슬라이서 레벨은 □32, □96, □160, 그리고 □224인 것으로 선택될 수 있다. S_k의 값은 4비트 표시로만 저장될 필요가 있다는 것이 주목된다. 본 예시적인 실시예에서 분할 유닛은 32에 의한 분할에 대응하는 5비트 우측 시프트 연산(5-bit right-shift operation)을 이용한다. 그리하여, I_k는 □1, □3, □□ 또는 □7의 값을 취한다. 추가적으로, E_k는, 9비트를 요구하는, 최악의 상태에서 (-288, 287)로 한정된다.

FBF 필터링 연산은 다음 수학식으로 설명된다:

(a) U_k= (C_k ^T*) << 5 (2)

(b) V_k= C_k ^T*

여기서, C_k는 시간 k 에서 등화기 FBF 탭 계수 벡터이며, (.)^T는 트랜스포즈 연산(transpose operation)이며,및는 I_k및 E_k변수의 대응 벡터이다.

그리하여, (하드) dd 뿐만 아니라 소프트 dd 모드 모두에 대한 등화기 출력은 각각,

(a) Z_0k= U_k+ Y_k

(b) Z_1k= U_k+ Y_k+ V_k= Z_0k+ V_k(3)

여기서, U_k및 V_k는 수학식 (2)를 만족시키며, Y_k는 FFF 필터 블록의 출력이다. 블라인드 모드 하에서, 등화기 출력은, 또한 블라인드 모드 하에서 FBF 필터로 가는 입력이 등화기 출력이고 슬라이서 출력이 아니기 때문에 수학식 (3b)을 만족시킨다는 것을 주목하여야 한다. 각 모드에 대해 적절한 등화기 출력은 이때 추가 처리를 위해 수신기의 후속 단계(subsequent stages)로 공급될 수 있다. dd 모드의 경우에, 하드 및 소프트 출력 모두는 추가 처리를 위해 수신기의 후속 단계에 동시에 공급될 수 있다.

MUX 유닛(22)은 모드 스위치로부터 sel 입력 신호를 취하여 Z_0k가 슬라이서로 송신될지 또는 Z_1k가 슬라이서로 송신될지를 선택한다. 이것은 dd 모드로부터 블라인드 모드를 구분하는데 사용된다. sel 신호는 통상의 로크 검출기 출력일 수 있다. 로크 검출기 출력이 0이라면, 여기에는 로크가 없으며 그리하여 이 모드는 블라인드이고 Z_k= Z_1k이 된다. 만일 로크 검출기 출력이 1이라면, 등화기는 로크되며, 모드는 dd 이고 Z_k= Z_0k가 된다. 수학식 (3)에 도시된 바와 같이, 소프트 dd 모드에서, 등화기 출력은 Z_1k이다. 제어 비트 형태의 추가적인 정보가 하드 또는 소프트 dd 사이를 구별하기 위해 sel 신호에 필요할 수 있다. 이것은 어느 dd 모드가 특정 채널의 최상의 성능으로 되게 하는 지에 관한, 등화기로 다시 공급되는, 정보일 수 있다. 그러나, 아래에 설명되는 바와 같이, 이것은 본 발명의 원리에 따라, Z_k= Z_0k로서 두 dd 모드에 대해 MUX 유닛(22) 출력(그리고 슬라이서로 가는 입력)을 설정하도록 선택되며, 그 결과 하드웨어가 간략화 되며 성능에는 큰 차이가 없게 된다.

블라인드 모드 필터링 및 적응은 도 1에 도시된 시스템과 연계하여 기술된 이전의 구조를 만족시킨다. 이 모드에서, 에러 적응 Er_k가 Godard의 알고리즘에 따라 계산되며 E_k는 아니다. Godard에 의한 전술된 논문을 보라. 따라서, 도 3에서, 적응 에러 및 제어 신호 입력은 개별적으로 도시되어 있고, 이들은 도 1에서와 같이 등화기 모드 스위치 유닛에 의해 공급된다. 적응 에러 Er_k는 dd 모드 하에 있을 때에만 E_k와 동일하게 된다.

등화기 탭 계수 적응에 대해, FBF에서의 이 연산은 두 dd 모드에 대해

C_k+1= C_k+*Er_k*(<< 5) (4)

로 기술되며, 여기서 MUX 유닛의 sel 입력은 1이다. 블라인드 모드에서, 이것은,

C_k+1= C_k+*Er_k*((<< 5) + E_k) == C_k+*Er_k*Z_k(5)

이며, 여기서 MUX 유닛의 sel 입력은 0이다.

FFF에서 등화기 탭 계수 적응은 모든 모드에 대해

C_k+1= C_k+*Er_k*(6)

으로 기술되며, 여기서 C_k는 시간 k 에서 등화기 FFF 탭 계수 벡터이며는 시각 k 에서 FFF 메모리 내용 벡터이다.

이해할 수 있는 바와 같이, 수학식 (4)은 소프트 dd 경우에 적응의 이론적인 공식에 대응하지 않으며, 이것은 FBF 필터로 가는 입력이 등화기 출력이기 때문에 수학식 (5)가 될 수 있다. 그러나, 두 dd 모드에서 동시에 두 수학식을 수행하기 위하여, FBF 사이즈를 기본적으로 배가할 필요가 있다. 다행히도, 시뮬레이션 한 바에 따르면, 수학식 (4)이 수학식 (5) 대신에 적용될 때에 소프트 dd 모드에서 성능의 차이는 크지 않다는 것을 볼 수 있었다. 이것은 블라인드 모드에서 등화기로수렴이 수행되고, 트랙킹만이 dd 모드에 의해 달성된다는 사실을 처리하여야 한다.

아래 표 1은 여러 등화기 모드에서 도 3의 구조를 요약한 것이다.

[표 1]

등화기 모드	sel	등화기 출력	탭 적응
블라인드	0	수학식 (3b)	수학식 (5)
dd	1	수학식 (3a)	수학식 (4)
소프트 dd	1	수학식 (3b)	수학식 (4)

요약해서, 2개의 별개의 모드, 즉 (하드) 결정 지향 (dd) 및 소프트 결정 지향 모드에 대해 동시 등화기 출력을 가능하게 하는 결정 피드백 등화기(DFE : Decision Feedback Equalizer) 구조가 개시되었다. 하드 및 소프트 dd 모드 사이의 차이는 등화기 출력(소프트 결정)이나 또는 슬라이서의 출력(하드 결정)인 등화기 피드백 필터로 가는 입력과 연관된다. 이 결합 구조는, 각 등화기 출력 심볼 소프트 결정 비트 표시에서, 이들 소프트 결정 비트의 서브세트가 하드 결정 표시에 대응한다는 사실을 이용한다. 그 결과, 본 발명에 따른 이 구조는 하나의 출력 등화기와 기본적으로 동일한 하드웨어로 2개의 별개의 모드의 동시 출력을 가능하게 한다.

본 발명이 예시적인 실시예를 통해 기술되었지만, 본 발명이 속하는 기술 분야에 숙련된 사람이라면, 이하 청구범위에 의해 한정된 본 발명을 벗어나지 않고도 여러 변경과 치환을 할 수 있을 것으로 인식되고 이해된다. 그리하여, 예를 들어, 본 발명에 따른 등화기 구조가 HDTV ATSC 등화기에 대해 적절한 실시예를 통해 기술되었지만, 본 발명은 DFE 구조를 갖는 임의의 일반적인 용도의 등화기에도 적용될 수 있다. 나아가, 본 발명은 DFE 등화기를 포함하는, 텔레비전 또는 데이터 수신기와 같은 임의의 디지털 수신기에서 사용하기 위해서도 적절히 구현될 수 있다. 추가적으로, 심볼 이격(T 이격, 여기서 T 는 심볼 주기이다) 등화기(symbol spaced equalizer)의 문맥에서 설명되었지만, 본 발명은 분수 이격된 등화기 (fractionally-spaced equalizer)에도 또한 적용될 수 있으며, 이때 T 는 심볼 주기보다 더 작다. 분수 이격 등화기는, John G. Proakis의 전술된 "Digital Communications" (2^ndedition, McGraw-Hill, New York, 1989)에서와 같이 여러 교재에 기술되어 있다. 또한 FBF로 가는 소프트 결정 지향 입력은, 등화기 출력으로 기술되어 있지만, 등화기 출력의 보다 복잡한 소프트 결정 기능일 수도 있다. 도 3의 등화기는 또한 트레이닝 모드를 포함할 수도 있다는 것을 이해할 수 있어야 한다. 트레이닝 동작 모드는 전통적인 DFE에서와 같이 블라인드 모드에 대해 배타적이어서 결정 지향 모드와 간섭하지 않을 수 있다.

전술된 바와 같이, 본 발명은, 일반적으로 등화기에, 보다 상세하게는 미지의 및/또는 시간적으로 가변하는 특성을 갖는 채널에 의하여 데이터 전송을 보상하는데 사용될 수 있는 적응 등화기에 이용가능하다.

Claims

데이터 신호를 처리하고, 각 소프트 dd 및 하드 dd 등화기 출력을 제공하기 위해 동시 소프트 및 하드 결정 지향 (dd) 동작 모드{concurrent soft and hard decision directed (dd) operating modes}를 나타내기 위한 결정 피드백 등화기(DFE : decision feedback equalizer)로서,

각 등화기 출력 심볼 소프트 결정 비트 표시(soft decision bit representation)는 하드 및 소프트 결정 표시(hard and soft decision representations)를 모두 동시에 포함하는, 결정 피드백 등화기(DFE).
데이터 신호를 처리하고, 각 소프트 dd 및 하드 dd 등화기 출력을 제공하기 위해 동시 소프트 및 하드 결정 지향 (dd) 동작 모드를 나타내기 위한 결정 피드백 등화기(DFE)로서,

각 등화기 출력 심볼에서, 그 소프트 결정 출력 비트 표시의 서브세트는 그 하드 결정 비트 표시에 대응하는, 결정 피드백 등화기(DFE).
데이터 신호를 처리하고 DFE 출력 신호를 제공하기 위한 결정 피드백 등화기(DFE)로서, 상기 DFE 는,

피드포워드 필터(feedforward filter)(FFF)(10)와,

피드백 필터(feedback filter)(FBF)(14)와,

슬라이서(slicer)(16)

를 포함하며, 상기 슬라이서(16)와, 상기 FFF(10)와, 상기 FBF(14)는 결정 피드백 등화기 구성(decision feedback equalizer configuration)을 형성하기 위해 서로 연결되며, 상기 등화기 구성은 동시 하드 및 소프트 결정 지향 (dd) 동작 모드를 나타내며,

여기서, 상기 하드 및 소프트 dd 동작 모드 모두에 대응하는 상기 DFE 출력 비트 표시는 동시에 출력되는, 결정 피드백 등화기(DFE).
제 3 항에 있어서, 상기 등화기 구성에 연결된 제어가능한 멀티플렉서 (MUX)(22)를 포함하며, 상기 MUX(22)는 상기 MUX(22)에 대한 셀렉터 입력의 값에 따라 상기 DFE의 상기 출력 중 선택된 출력을 상기 슬라이서(16)의 입력에 연결하는, 결정 피드백 등화기(DFE).
제 3 항에 있어서, 상기 DFE 출력에서 각 출력 심볼에 대한 상기 비트 표시는 상기 슬라이서의 상기 출력의 비트 표시를 그 서브세트로서 포함하는, 결정 피드백 등화기(DFE).
제 5 항에 있어서, 상기 DFE 출력에서 각 출력 심볼에 대한 상기 비트 표시는 상기 소프트 dd 모드에서 상기 FBF(14) 입력과 연관되며, 그리고 상기 슬라이서(16)의 상기 출력의 상기 비트 표시는 상기 하드 dd 모드에서 상기FBF(14) 입력과 연관되어 있는, 결정 피드백 등화기(DFE).
제 4 항에 있어서, 등화기 수렴 검출 알고리즘(equalizer convergence detection algorithm)에 따라 등화기 수렴 상태를 나타내는 로크 신호(lock signal)를 제공하기 위해 상기 DFE 동시 출력에 연결된 로크 검출기(20)를 포함하는, 결정 피드백 등화기(DFE).
제 3 항에 있어서, 상기 등화기 구성은 선택가능한 블라인드(blind) 동작 모드를 나타내는, 결정 피드백 등화기(DFE).
제 7 항에 있어서, 상기 등화기 구성은 선택가능한 블라인드 동작 모드를 나타내며,

상기 등화기는, 상기 FFF(10)와 상기 FBF(14)의 동작 모드 특성을 제어하기 위해 그리고 상기 로크 신호에 응답하여 상기 동작 모드를 선택하기 위한 각 제어 신호를 제공하기 위해 상기 로크 검출기 출력, MUX 출력, 및 상기 슬라이서(16)에 연결되고 상기 로크 신호에 응답하는 모드 스위치(18)를 포함하는, 결정 피드백 등화기(DFE).
제 9 항에 있어서, 상기 모드 스위치(18)는 로크 검출기(20)를 포함하며, 상기 DFE 출력 신호의 로크 특성에 기초하여 상기 dd 및 상기 블라인드 동작 모드 중에서 하나를 선택하기 위해 제어 신호를 상기 FFF(10)와 상기 FBF(14)에 제공하는, 결정 피드백 등화기(DFE).
데이터 신호를 처리하고, 하드 결정 지향 (dd) 모드, 소프트 dd 모드, 및 블라인드 모드 중 어느 하나에 따라 DFE 출력 신호를 제공하는 결정 피드백 등화기(DFE)로서, 상기 DFE 는,

제어 입력을 구비하며, 적응 에러 입력을 구비하며, 상기 데이터 신호를 수신하기 위한 입력을 구비하며, 출력을 구비하는 피드포워드 필터(FFF)(10)와,

제어 입력을 구비하며, 적응 에러 입력을 구비하며, 제 1 및 제 2 데이터 입력을 구비하며, 제 1 및 제 2 출력을 구비하는 피드백 필터(FBF)(14)와,

제어 입력을 구비하며, 제 1 및 제 2 입력을 구비하며, 출력을 구비하는 멀티플렉서(MUX)(22)와,

상기 FFF(10)의 상기 출력에 연결된 제 1 입력을 구비하며, 상기 FBF(14)의 상기 제 1 출력에 연결된 제 2 입력을 구비하며, 그리고 상기 MUX(22)의 상기 제 1 입력에 연결된 출력을 구비하는 제 1 합산 유닛(13)과,

상기 제 1 합산 유닛(13)의 상기 출력에 연결된 제 1 입력을 구비하며, 상기 FBF(14)의 상기 제 2 출력에 연결된 제 2 입력을 구비하며, 상기 MUX(22)의 상기 제 2 입력에 연결된 출력을 구비하는 제 2 합산 유닛(15)과,

상기 MUX(22)의 상기 출력에 연결된 하나의 입력을 구비하며 하나의 출력을 구비하는 슬라이서(16)와,

등화기 수렴 상태를 모니터링하며 로크된 상태를 나타내는 로크 신호를 제공하기 위한 로크 검출기(20)와,

상기 로크 검출기의 상기 출력에 연결된 제어 입력과, 상기 MUX(22) 출력에 연결된 제 1 입력과, 상기 슬라이서(16) 출력에 연결된 제 2 입력과, 및 상기 FBF(14) 입력에 연결된 2개의 출력을 구비하는 모드 스위치(18)

를 포함하며,

상기 모드 스위치(18)는 상기 슬라이서(16) 출력을 상기 FBF(14)의 상기 제 1 입력에 연결하며,

상기 모드 스위치(18)는, 상기 슬라이서(16)의 상기 출력에 연결된 제 1 입력을 구비하며 상기 MUX(22)의 상기 출력에 연결된 제 2 입력을 구비하며 그리고 상기 FBF(14)의 상기 제 2 입력에 연결된 출력을 구비하는 제 3 합산 유닛(24)을 더 포함하는,

결정 피드백 등화기(DFE).
제 11 항에 있어서, 상기 슬라이서(16)의 상기 출력은 분할 유닛(26)을 경유하여 상기 FBF(14)의 상기 제 1 입력에 연결되는, 결정 피드백 등화기(DFE).
제 12 항에 있어서, 상기 분할 유닛(26)은 미리결정된 수로 분할하는, 결정 피드백 등화기(DFE).
제 13 항에 있어서, 상기 분할 유닛(26)은 32로 분할하는, 결정 피드백 등화기(DFE).
제 14 항에 있어서, 상기 분할 유닛(26)은 5비트 우측 시프트 연산(5-bit right-shift operation)을 수행함으로써 32로 분할하는, 결정 피드백 등화기(DFE).
제 11 항에 있어서, 상기 로크 검출기(20)의 상기 입력은 상기 DFE의 상기 제 1 및 제 2 출력의 적어도 하나에 연결되는, 결정 피드백 등화기(DFE).
제 11 항에 있어서, 상기 모드 스위치(18) 제어 입력은 상기 슬라이서(16)의 상기 출력과 상기 MUX(22)의 상기 입력들 중 적어도 하나에서 상기 로크 검출기(20) 출력에 연결되는, 결정 피드백 등화기(DFE).
제 17 항에 있어서, 상기 모드 스위치(18)는 상기 로크 신호와 신호 특성에 따라 상기 하드 결정 지향 (dd) 모드, 상기 소프트 dd 모드, 및 상기 블라인드 모드 중 하나 또는 다른 하나를 선택하는, 결정 피드백 등화기(DFE).
제 11 항에 있어서, 상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시는 상기 슬라이서의 상기 출력의 비트 표시를 그 서브세트로서 포함하는, 결정 피드백 등화기(DFE).
제 11 항에 있어서, 상기 DFE 출력에서 각 출력 심볼을 위한 상기 비트 표시는 상기 소프트 dd 모드에서 상기 FBF(14) 입력과 연관되며, 상기 슬라이서의 상기 출력의 상기 비트 표시는 상기 하드 dd 모드에서 상기 FBF(14) 입력과 연관되는, 결정 피드백 등화기(DFE).
데이터 신호를 처리하며 DFE 출력 신호를 제공하기 위한 결정 피드백 등화기(DFE)로서, 상기 DFE 는,

상기 데이터 신호의 피드포워드 필터링(feedforward filtering)을 위한 수단(10)과,

피드백 필터링(feedback filtering)을 위한 수단(14)과,

신호 슬라이싱(signal slicing)을 위한 수단(16)과,

동시 하드 및 소프트 결정 지향 (dd) 동작 모드와 출력을 나타내는 DFE 구성을 형성하기 위해 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 및 상기 신호 슬라이싱을 위한 수단(16)을 연결하기 위한 수단과,

상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시가 상기 슬라이서의 상기 출력의 비트 표시를 그 서브세트로서 포함하도록 상기 FBF를 피드백 필터링을 위한 수단(14)의 입력을 상기 하드 dd 동작 모드에서 상기 신호 슬라이싱을 위한 수단(16)의 출력에 연결하며, 상기 피드백 필터링을 위한 수단의 다른 입력을 상기소프트 dd 동작 모드에서 상기 DFE 출력 신호 중 하나에 연결하기 위한 수단

을 포함하는, 결정 피드백 등화기(DFE).
제 21 항에 있어서, 상기 DFE 구성이 블라인드 동작 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 및 상기 신호 슬라이싱을 위한 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는, 결정 피드백 등화기(DFE).
제 22 항에 있어서, 상기 DFE 구성이 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 및 상기 신호 슬라이싱을 위한 슬라이서 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는, 결정 피드백 등화기(DFE).
제 22 항에 있어서, 상기 DFE 구성의 수렴 상태(convergence state)를 모니터링하기 위한 수단(20)을 포함하는, 결정 피드백 등화기(DFE).
제 24 항에 있어서, 상기 DFE 구성이 상기 수렴 상태에 따라 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 및 상기 신호 슬라이싱을 위한 슬라이서 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는,결정 피드백 등화기(DFE).
처리되는 데이터 입력 신호로부터 하나를 초과하는 출력 데이터 신호를 유도하기 위해 결정 피드백 등화(decision feedback equalization)를 위한 방법으로서,

상기 처리되는 데이터 입력 신호를 피드포워드 필터(FFF)(10)에 인가하는 단계와,

동시 하드 및 소프트 결정 지향 (dd) 동작 모드와 출력을 나타내는 결정 피드백 등화기(DFE) 구성을 함께 형성하기 위해 피드백 필터(FBF)(14)와 슬라이서(16)를 상기 FFF(10)에 연결하는 단계와,

상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시가 상기 슬라이서(16)의 상기 출력의 비트 표시를 그 서브세트로서 포함하도록, 상기 FBF(14)의 입력을 상기 하드 dd 동작 모드에서 상기 슬라이서(16)의 출력에 연결하며 그리고 상기 FBF(14)의 다른 입력을 상기 소프트 dd 동작 모드에서 상기 DFE 출력 신호들 중 하나에 연결하는 단계

를 포함하는, 결정 피드백 등화를 위한 방법.
제 26 항에 있어서, 상기 DFE 구성이 블라인드 동작 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
제 27 항에 있어서, 상기 DFE 구성이 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
제 27 항에 있어서, 상기 DFE 구성의 수렴 상태를 모니터링하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
제 29 항에 있어서, 상기 DFE 구성이 상기 수렴 상태에 따라 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
제 11 항에 있어서, 상기 DFE 출력은 다음의 수학식, 즉

Z_0k= U_k+ Y_k

Z_1k= U_k+ Y_k+ V_k= Z_0k+ V_k

을 만족시키며,

여기서, Z_0k는 하드 dd 모드에서의 출력이며, Z_1k는 소프트 dd 및 블라인드 모드에서의 출력이며, Y_k는 FFF(10) 필터 블록의 출력이며, U_k및 V_k는 다음의 수학식, 즉

U_k= (C_k ^T*) << 5

V_k= C_k ^T*

을 만족시키며,

여기서 C_k는 시간 k에서 등화기 FBF(14) 탭 계수 벡터(tap coefficient vector)이며, (.)^T는 트랜스포즈 연산(transpose operation)이며,및는 I_k및 E_k변수의 대응 벡터이며, I_k는 제 1 FBF(14) 입력이며 E_k는 제 2 FBF 입력인, 결정 피드백 등화기(DFE).
제 31 항에 있어서, 결정 지향 모드에서 상기 등화기 FBF(14) 탭 적응은 다음 수학식, 즉

C_k+1= C_k+*Er_k*(<< 5) 또는

C_k+1= C_k+*Er_k*((<< 5 ) + E_k) = C_k+*Er_k* Z_k

중 하나를 만족시킬 수 있으며,

여기서 C_k+1은 시간 k+1에서 등화기 FBF(14) 탭 계수 벡터이며, C_k는 시간 k 에서 등화기 탭 계수 벡터이며,는 적응 스텝 사이즈이며, << 5 는 5 비트의좌측 시프트를 의미하거나 32로 곱한다는 의미이며, Z_k는 MUX(22) 출력이며,및는 I_k및 E_k변수의 대응 벡터이며, I_k는 제 1 FBF(14) 입력이며, E_k는 제 2 FBF (14) 입력이며, Er_k는 모드 탭 적응 에러이며, 그리고

여기서, 블라인드 모드에서 상기 등화기 FBF 탭 적응은 위 두 번째 수학식을 만족시키는, 결정 피드백 등화기(DFE).
제 31 항에 있어서, 상기 MUX(22) 셀렉터 출력(Z_k)은, 모두 하드 및 소프트 dd 모드에 있을 때에는 Z_0k및 Z_1k중 하나이며 그리고 블라인드 모드에 있을 때에는 Z_1k가 되도록 선택될 수 있는, 결정 피드백 등화기(DFE).