KR100916377B1 - 결정 피드백 등화기 및 결정 피드백 등화를 위한 방법 - Google Patents
결정 피드백 등화기 및 결정 피드백 등화를 위한 방법 Download PDFInfo
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Abstract
Description
등화기 모드 | sel | 등화기 출력 | 탭 적응 |
블라인드 | 0 | 수학식 (3b) | 수학식 (5) |
dd | 1 | 수학식 (3a) | 수학식 (4) |
소프트 dd | 1 | 수학식 (3b) | 수학식 (4) |
Claims (33)
- 데이터 신호를 처리하고 DFE 출력 신호를 제공하기 위한 결정 피드백 등화기(DFE)로서, 상기 DFE 는,피드포워드 필터(feedforward filter)(FFF)(10)와,피드백 필터(feedback filter)(FBF)(14)와,슬라이서(slicer)(16),를 포함하며, 상기 슬라이서(16)와, 상기 FFF(10)와, 상기 FBF(14)는 결정 피드백 등화기 구성(decision feedback equalizer configuration)을 형성하기 위해 서로 연결되며, 상기 등화기 구성은 동시 하드 및 소프트 결정 지향 (dd) 동작 모드를 나타내며,여기서, 상기 하드 및 소프트 dd 동작 모드 모두에 대응하는 상기 DFE 출력 비트 표시는 동시에 출력되고; 상기 DFE는,상기 등화기 구성에 연결된 제어가능한 멀티플렉서 (MUX)(22)로서, 상기 MUX(22)에 대한 셀렉터 입력의 값에 따라 상기 DFE의 상기 출력 중 선택된 출력을 상기 슬라이서(16)의 입력에 연결하기 위한, MUX(22)를 포함하는, 결정 피드백 등화기(DFE).
- 제 1 항에 있어서, 상기 DFE 출력에서 각 출력 심볼에 대한 비트 표시는 상기 슬라이서의 상기 출력의 비트 표시를 그 서브세트로서 포함하는, 결정 피드백 등화기(DFE).
- 제 2 항에 있어서, 상기 DFE 출력에서 각 출력 심볼에 대한 비트 표시는 상기 소프트 dd 모드에서 상기 FBF(14) 입력과 연관되며, 그리고 상기 슬라이서(16)의 상기 출력의 비트 표시는 상기 하드 dd 모드에서 상기 FBF(14) 입력과 연관되어 있는, 결정 피드백 등화기(DFE).
- 제 1 항에 있어서, 등화기 수렴 검출 알고리즘(equalizer convergence detection algorithm)에 따라 등화기 수렴 상태를 나타내는 로크 신호(lock signal)를 제공하기 위해 상기 DFE 출력에 연결된 로크 검출기(20)를 포함하는, 결정 피드백 등화기(DFE).
- 제 1 항에 있어서, 상기 등화기 구성은 선택가능한 블라인드(blind) 동작 모드를 나타내는, 결정 피드백 등화기(DFE).
- 제 4 항에 있어서, 상기 등화기 구성은 선택가능한 블라인드 동작 모드를 나타내며,상기 등화기는, 상기 FFF(10)와 상기 FBF(14)의 동작 모드 특성을 제어하기 위한 그리고 상기 로크 신호에 응답하여 상기 동작 모드를 선택하기 위한 각 제어 신호를 제공하기 위해 상기 로크 검출기 출력, MUX 출력, 및 상기 슬라이서(16)에 연결되고 상기 로크 신호에 응답하는 모드 스위치(18)를 포함하는, 결정 피드백 등화기(DFE).
- 제 6 항에 있어서, 상기 모드 스위치(18)는 로크 검출기(20)를 포함하며, 상기 DFE 출력 신호의 로크 특성에 기초하여 상기 dd 및 상기 블라인드 동작 모드 중에서 하나를 선택하기 위해 제어 신호를 상기 FFF(10)와 상기 FBF(14)에 제공하는, 결정 피드백 등화기(DFE).
- 데이터 신호를 처리하고, 하드 결정 지향 (dd) 모드, 소프트 dd 모드, 및 블라인드 모드 중 어느 하나에 따라 DFE 출력 신호를 제공하는 결정 피드백 등화기(DFE)로서, 상기 DFE 는,제어 입력을 구비하며, 적응 에러 입력을 구비하며, 상기 데이터 신호를 수신하기 위한 입력을 구비하며, 출력을 구비하는 피드포워드 필터(FFF)(10)와,제어 입력을 구비하며, 적응 에러 입력을 구비하며, 제 1 및 제 2 데이터 입력을 구비하며, 제 1 및 제 2 출력을 구비하는 피드백 필터(FBF)(14)와,제어 입력을 구비하며, 제 1 및 제 2 입력을 구비하며, 출력을 구비하는 멀티플렉서(MUX)(22)와,상기 FFF(10)의 상기 출력에 연결된 제 1 입력을 구비하며, 상기 FBF(14)의 상기 제 1 출력에 연결된 제 2 입력을 구비하며, 그리고 상기 MUX(22)의 상기 제 1 입력에 연결된 출력을 구비하는 제 1 합산 유닛(13)과,상기 제 1 합산 유닛(13)의 상기 출력에 연결된 제 1 입력을 구비하며, 상기 FBF(14)의 상기 제 2 출력에 연결된 제 2 입력을 구비하며, 상기 MUX(22)의 상기 제 2 입력에 연결된 출력을 구비하는 제 2 합산 유닛(15)과,상기 MUX(22)의 상기 출력에 연결된 하나의 입력을 구비하며 하나의 출력을 구비하는 슬라이서(16)와,등화기 수렴 상태를 모니터링하며 로크된 상태를 나타내는 로크 신호를 제공하기 위한 로크 검출기(20)와,상기 로크 검출기의 상기 출력에 연결된 제어 입력과, 상기 MUX(22) 출력에 연결된 제 1 입력과, 상기 슬라이서(16) 출력에 연결된 제 2 입력과, 상기 FBF(14) 입력에 연결된 2개의 출력을 구비하는 모드 스위치(18)를 포함하며,상기 모드 스위치(18)는 상기 슬라이서(16) 출력을 상기 FBF(14)의 상기 제 1 입력에 연결하며,상기 모드 스위치(18)는, 상기 슬라이서(16)의 상기 출력에 연결된 제 1 입력을 구비하며 상기 MUX(22)의 상기 출력에 연결된 제 2 입력을 구비하며 그리고 상기 FBF(14)의 상기 제 2 입력에 연결된 출력을 구비하는 제 3 합산 유닛(24)을 더 포함하는,결정 피드백 등화기(DFE).
- 제 8 항에 있어서, 상기 슬라이서(16)의 상기 출력은 분할 유닛(26)을 경유하여 상기 FBF(14)의 상기 제 1 입력에 연결되는, 결정 피드백 등화기(DFE).
- 제 9 항에 있어서, 상기 분할 유닛(26)은 미리결정된 수로 분할하는, 결정 피드백 등화기(DFE).
- 제 10 항에 있어서, 상기 분할 유닛(26)은 32로 분할하는, 결정 피드백 등화기(DFE).
- 제 11 항에 있어서, 상기 분할 유닛(26)은 5비트 우측 시프트 연산(5-bit right-shift operation)을 수행함으로써 32로 분할하는, 결정 피드백 등화기(DFE).
- 제 8 항에 있어서, 상기 로크 검출기(20)의 상기 입력은 상기 DFE의 상기 제 1 및 제 2 출력의 적어도 하나에 연결되는, 결정 피드백 등화기(DFE).
- 제 8 항에 있어서, 상기 모드 스위치(18) 제어 입력은 상기 슬라이서(16)의 상기 출력, 상기 MUX(22)의 상기 입력들 중 적어도 하나의 입력, 및 상기 로크 검출기(20) 출력에 연결되는, 결정 피드백 등화기(DFE).
- 제 14 항에 있어서, 상기 모드 스위치(18)는 상기 로크 신호와 신호 특성에 따라 상기 하드 결정 지향 (dd) 모드, 상기 소프트 dd 모드, 및 상기 블라인드 모드 중 하나 또는 다른 하나를 선택하는, 결정 피드백 등화기(DFE).
- 제 8 항에 있어서, 상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시는 상기 슬라이서의 상기 출력의 비트 표시를 그 서브세트로서 포함하는, 결정 피드백 등화기(DFE).
- 제 8 항에 있어서, 상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시는 상기 소프트 dd 모드에서 상기 FBF(14) 입력과 연관되며, 상기 슬라이서의 상기 출력의 비트 표시는 상기 하드 dd 모드에서 상기 FBF(14) 입력과 연관되는, 결정 피드백 등화기(DFE).
- 데이터 신호를 처리하며 DFE 출력 신호를 제공하기 위한 결정 피드백 등화기(DFE)로서, 상기 DFE 는,상기 데이터 신호의 피드포워드 필터링(feedforward filtering)을 위한 수단(10)과,피드백 필터링(feedback filtering)을 위한 수단(14)과,신호 슬라이싱(signal slicing)을 위한 수단(16)과,동시 하드 및 소프트 결정 지향 (dd) 동작 모드와 출력을 나타내는 DFE 구성을 형성하기 위해 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 상기 신호 슬라이싱을 위한 수단(16)을 연결하기 위한 수단과,상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시가 상기 신호 슬라이싱을 위한 수단(16)의 상기 출력의 비트 표시를 그 서브세트로서 포함하도록 상기 피드백 필터링을 위한 수단(14)의 입력을 상기 하드 dd 동작 모드에서 상기 신호 슬라이싱을 위한 수단(16)의 출력에 연결하며, 상기 피드백 필터링을 위한 수단(14)의 다른 입력을 상기 소프트 dd 동작 모드에서 상기 DFE 출력 신호 중 하나에 연결하기 위한 수단을 포함하고;상기 DFE 구성이 블라인드 동작 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 상기 신호 슬라이싱을 위한 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는, 결정 피드백 등화기(DFE).
- 제 18 항에 있어서, 상기 DFE 구성이 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 상기 신호 슬라이싱을 위한 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는, 결정 피드백 등화기(DFE).
- 제 18 항에 있어서, 상기 DFE 구성의 수렴 상태(convergence state)를 모니터링하기 위한 수단(20)을 포함하는, 결정 피드백 등화기(DFE).
- 제 20 항에 있어서, 상기 DFE 구성이 상기 수렴 상태에 따라 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 피드포워드 필터링을 위한 수단(10)과, 상기 피드백 필터링을 위한 수단(14)과, 상기 신호 슬라이싱을 위한 수단(16) 사이에 신호를 멀티플렉싱하기 위한 수단(22)을 포함하는, 결정 피드백 등화기(DFE).
- 처리되는 데이터 입력 신호로부터 하나를 초과하는 출력 데이터 신호를 유도하기 위해 결정 피드백 등화(decision feedback equalization)를 위한 방법으로서,상기 처리되는 데이터 입력 신호를 피드포워드 필터(FFF)(10)에 인가하는 단계와,동시 하드 및 소프트 결정 지향 (dd) 동작 모드와 출력을 나타내는 결정 피드백 등화기(DFE) 구성을 함께 형성하기 위해 피드백 필터(FBF)(14)와 슬라이서(16)를 상기 FFF(10)에 연결하는 단계와,상기 DFE 출력에서 각 출력 심볼을 위한 비트 표시가 상기 슬라이서(16)의 상기 출력의 비트 표시를 그 서브세트로서 포함하도록, 상기 FBF(14)의 입력을 상기 하드 dd 동작 모드에서 상기 슬라이서(16)의 출력에 연결하며 그리고 상기 FBF(14)의 다른 입력을 상기 소프트 dd 동작 모드에서 상기 DFE 출력 신호들 중 하나에 연결하는 단계를 포함하고,상기 DFE 구성이 블라인드 동작 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
- 제 22 항에 있어서, 상기 DFE 구성이 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
- 제 22 항에 있어서, 상기 DFE 구성의 수렴 상태를 모니터링하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
- 제 24 항에 있어서, 상기 DFE 구성이 상기 수렴 상태에 따라 상기 동작 모드 중 선택된 모드에서 동작하도록 하기 위해, 상기 FFF(10)와, 상기 FBF(14)와, 및 상기 슬라이서(16) 사이에 신호를 멀티플렉싱하는 단계를 포함하는, 결정 피드백 등화를 위한 방법.
- 제 8 항에 있어서, 상기 DFE 출력은 다음의 수학식, 즉Z0k = Uk + YkZ1k = Uk + Yk + Vk = Z0k + Vk을 만족시키며,여기서, Z0k 는 하드 dd 모드에서의 출력이며, Z1k 는 소프트 dd 및 블라인드 모드에서의 출력이며, Yk 는 FFF(10) 필터 블록의 출력이며, Uk 및 Vk 는 다음의 수학식, 즉을 만족시키며,
- 제 26 항에 있어서, 결정 지향 모드에서 상기 등화기 FBF(14) 탭 적응은 다음 수학식, 즉중 하나를 만족시킬 수 있으며,여기서 Ck+1 은 시간 k+1에서 등화기 FBF(14) 탭 계수 벡터이며, Ck 는 시간 k 에서 등화기 탭 계수 벡터이며, 는 적응 스텝 사이즈이며, << 5 는 5 비트의 좌측 시프트, 또는 32로 곱하기를 의미하며, Zk 는 MUX(22) 출력이며, 및 는 Ik 및 Ek 변수의 대응 벡터이며, Ik 는 제 1 FBF(14) 입력이며, Ek 는 제 2 FBF (14) 입력이며, Erk 는 모드 탭 적응 에러이며, 그리고여기서, 블라인드 모드에서 상기 등화기 FBF 탭 적응은 제 27 항의 두 번째 수학식을 만족시키는, 결정 피드백 등화기(DFE).
- 제 26 항에 있어서, 상기 MUX(22) 셀렉터 출력(Zk)은, 모두 하드 및 소프트 dd 모드에 있을 때에는 Z0k 및 Z1k 중 하나이며 그리고 블라인드 모드에 있을 때에는 Z1k 가 되도록 선택될 수 있는, 결정 피드백 등화기(DFE).
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