KR20050002080A - 트랜지스터의 테스트 소자의 구조 - Google Patents
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Abstract
본 발명은 트랜지스터의 테스트 소자의 구조에 관한 것으로, 소자 분리막에 의해 정의된 액티브 영역과, 액티브 영역의 중앙에서 직교되어 세로 및 가로 방향으로 연장된 하나의 게이트 전극과, 게이트 전극에 의해 우측 상단, 좌측 상단, 좌측 하단 및 우측 하단으로 나누어지는 4개의 접합부로 구성되며, 게이트 전극에 전압을 인가한 상태에서, 4개의 접합부중 이웃하는 2개의 접합부를 선택하여 소오스/드레인 전압을 인가함에 따라 4개의 트랜지스터로 동작되고, 4개의 트랜지스터 각각의 전기적 특성을 테스트하여 X-축 방향의 트랜지스터 및 Y-축 방향의 트랜지스터를 비교하고, 전기적 특성에 차이가 있을 경우 이를 고려하여 실제 반도체 장치의 공정 레시피를 셋-업하므로, 실제 공정으로 형성되는 X-축 및 Y-축 방향의 트랜지스터들의 크기 차이가 개선되어 반도체 장치의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 트랜지스터의 테스트 소자의 구조에 관한 것으로, 특히 방향에 따른 트랜지스터의 크기 차이를 모니터링(monitoring)하여 실제 반도체 장치 제조 공정에 고려시키므로 트랜지스터들의 크기 차이를 개선시킬 수 있는 트랜지스터의 테스트 소자의 구조에 관한 것이다.
반도체 산업에 있어서, 반도체 칩의 제조 비용은 감소시키면서, 반도체 장치의 동작특성은 향상시키려는 노력이 끊임없이 진행되고 있다. 이러한 노력으로 인해 마이크론 이하의 크기를 제조하기에 이르렀다. 반도체 장치의 소형화는 캐패시턴스 및 저항을 악화시키는 동작특성을 감소시키고 이로 인해 소자의 동작속도가 빨라지게 된다. 또한 반도체 장치의 소형화는 작은 칩들의 제조를 가능하게 하며, 이로 인해 보다 작고 보다 많은 칩들을 단위 웨이퍼에 제조할 수 있게 되며 이것은 칩 제조 비용을 감소시킨다.
이러한 소형화 미세화 기술의 원동력은 트랜지스터를 나노-레벨(nano-level)까지 축소시킬 수 있는 포토리소그라피 및 건식식각 기술의 발전에 의존한다. 따라서 소형화된 트랜지스터의 동작특성이 제품의 성능을 대변한다고 말할 수도 있다. 다른 모든 소자와 마찬가지로 트랜지스터의 동작 특성은 그 제조 공정의 수많은 변수에 의존하며, 아주 미세한 공정의 변화도 트랜지스터의 동작 특성에 예상치 못한 변화를 주어 원래 설계한 방향과는 다른 방향으로 동작할 수 있다. 이 때문에 제품에서 발생하는 예상치 못한 결과를 분석하고 이해하는데는 많은 시간과 노력이 필요하다.
반도체 장치에서 트랜지스터는 원하는 크기로 동일하게 패터닝한다 하더라도 트랜지스터가 형성되는 방향(X-축 방향 및 Y-축 방향)에 따라 크기 차이를 보이고 있다. 즉, X-축 방향의 트랜지스터와 Y-축 방향의 트랜지스터 각각의 게이트 길이(gate length)가 달라지게 된다. 이러한 현상은 포토리소그라피 공정, 노광 장비 등 여러 가지 변수에 의해 발생된다. 단위 웨이퍼에서 트랜지스터들의 크기 차이는 트랜지스터의 동작 특성에 직접적인 영향을 미치며, 이러한 영향은 나노-레벨로 축소될 수록 제품에 더욱 더 큰 악영향을 미치게 된다.
따라서, 본 발명은 방향에 따른 트랜지스터의 크기 차이를 모니터링 하여 실제 반도체 장치 제조 공정에 고려시키므로 트랜지스터들의 크기 차이를 개선시킬 수 있을 뿐만 아니라, 콘택 마스크의 오버레이 미스도 모니터링 하여 반도체 장치의 전기적 특성 및 신뢰성을 향상시킬 수 있는 트랜지스터의 테스트 소자의 구조를제공함에 그 목적이 있다.
도 1은 본 발명의 제 1 실시예에 따른 트랜지스터의 테스트 소자의 구조를 도시한 레이아웃도.
도 2는 도 1의 I-I을 따라 절단한 테스트 소자의 단면도.
도 3은 도 1의 II-II를 따라 절단한 테스트 소자의 단면도.
도 4는 도 1의 III-III을 따라 절단한 테스트 소자의 단면도.
도 5는 본 발명의 제 2 실시예에 따른 트랜지스터의 테스트 소자의 구조를 도시한 레이아웃도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12-1: 제 1 소자 분리막(필드 영역)
12-2: 제 2 소자 분리막(필드 영역) 13: 액티브 영역
14: 게이트 산화막 15: 게이트 전극
16-1: 제 1 접합부 16-2: 제 2 접합부
16-3: 제 3 접합부 16-4: 제 4 접합부
17: 절연막 18-1, 28-1: 제 1 콘택부
18-2, 28-2: 제 2 콘택부 18-3, 28-3: 제 3 콘택부
18-4, 28-4: 제 4 콘택부 18-5: 제 5 콘택부
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 트랜지스터의 테스트 소자의 구조는 동일 액티브 영역의 기판에 하나의 게이트 전극과, 게이트 전극에 의해 구분되는 4개의 접합부로 구성된다.
상기에서, 액티브 영역은 제 1 소자 분리막에 의해 바깥쪽 테두리가 정의되고, 제 2 소자 분리막에 의해 안쪽 테두리가 정의되며, 제 2 소자 분리막은 액티브 영역의 중심 부분에 형성된다.
게이트 전극은 제 2 소자 분리막 상에서 직교되어 세로 및 가로 방향으로 연장되며, 연장된 게이트 전극의 각 단부는 제 1 소자 분리막에 중첩된다.
4개의 접합부는 게이트 전극에 의해 우측 상단, 좌측 상단, 좌측 하단 및 우측 하단으로 나누어지며, 상기 게이트 전극에 게이트 전압을 인가한 상태에서, 상기 우측 상단의 접합부에 소오스 전압을 인가하고 상기 좌측 상단의 접합부에 드레인 전압을 인가하여 제 1 트랜지스터로 동작하고, 상기 좌측 상단의 접합부에 소오스 전압을 인가하고 상기 좌측 하단의 접합부에 드레인 전압을 인가하여 제 2 트랜지스터로 동작하고, 상기 좌측 하단의 접합부에 소오스 전압을 인가하고 상기 우측 하단의 접합부에 드레인 전압을 인가하여 제 3 트랜지스터로 동작하고, 상기 우측 하단의 접합부에 소오스 전압을 인가하고 상기 우측 상단의 접합부에 드레인 전압을 인가하여 제 4 트랜지스터로 동작한다. 제 1 내지 제 4 트랜지스터 각각의 전기적 특성을 테스트하여 X-축 방향의 트랜지스터 및 Y-축 방향의 트랜지스터를 비교하고, 전기적 특성에 차이가 있을 경우 이를 고려하여 실제 반도체 장치의 공정 레시피를 셋-업하여 트랜지스터를 형성한다.
게이트 전극 및 4개의 접합부 각각에는 전압을 인가하기 위한 콘택부가 개별적으로 구비되며, 접합부 각각의 콘택부는 게이트 전극과의 거리를 최소 사이즈로 하여 형성하여 콘택 마스크의 오버레이 미스(overlay miss)를 모니터링 하게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 트랜지스터의 테스트 소자의 구조를 도시한 레이아웃도이고, 도 2는 도 1의 I-I을 따라 절단한 테스트 소자의 단면도이며, 도 3은 도 1의 II-II를 따라 절단한 테스트 소자의 단면도이고, 도 4는 도 1의 III-III을 따라 절단한 테스트 소자의 단면도이다. 한편, 도 2는 하기에 설명될 제 1 트랜지스터 부분을 절단한 것인데, 절단된 단면 구조는 제 3 트랜지스터와 동일하며, 도 3은 하기에 설명될 제 2 트랜지스터 부분을 절단한 것인데, 절단된 단면 구조는 제 4 트랜지스터와 동일하다. 따라서, 제 3 및 제 4 트랜지스터 부분을 절단한 도면은 생략한다.
도 1 내지 도 4를 참조하여 트랜지스터의 테스트 소자의 구조 제조 방법을 설명하면 다음과 같다.
반도체 기판(11)의 필드 영역 제 1 및 제 2 소자 분리막(12-1 및 12-2)을 형성하여 액티브 영역(13)을 정의(define)한다. 제 1 소자 분리막(12-1)은 액티브 영역(13)의 바깥쪽 테두리를 정의하고, 제 2 소자 분리막(12-2)은 액티브 영역(13)의 중앙 부분에 형성되어 액티브 영역(13)의 안쪽 테두리를 정의한다. 제 2 소자 분리막(12-2)을 형성하는 이유는, 도 1에 도시된 게이트 전극(15)과는 달리, 직교(cross)되는 부분에서 실제적으로는 직각으로 형성되지 않고 곡선으로 형성되기 때문에 곡선 부분의 게이트 길이가 다른 부분보다 길어져 정확한 트랜지스터의 동작 특성을 얻을 수 없을 지 모르기 때문에 이를 미리 방지하고자 형성한다.
산화공정, 게이트 전극 물질 증착 공정 및 게이트 마스크(도시 않음)를 사용한 게이트 패터닝 공정을 실시하여 액티브 영역(13) 상에 게이트 산화막(14) 및 게이트 전극(15)을 형성한다. 게이트 전극(15)은 게이트 산화막(14)에 의해 반도체 기판(11)과 전기적으로 절연되고, 액티브 영역(13)의 중앙에서 직교되어 세로 및 가로 방향으로 연장되며, 연장된 게이트 전극(15)의 각 단부는 제 1 소자 분리막(12-1)에 일부 중첩되고, 게이트 전극(15)의 직교 부분은 제 2 소자 분리막(12-2)에 중첩된다. 이러한 게이트 전극(15)에 의해 액티브 영역(13)은 4개로 분리된다.
4개로 분리된 액티브 영역(13)의 반도체 기판(11)에 소오스/드레인 이온을주입하여 4개의 접합부(16-1, 16-2, 16-3 및 16-4)를 형성한다. 제 1 접합부(16-1)는 게이트 전극(15)에 의해 분리된 액티브 영역(13)의 우측 상단에, 제 2 접합부(16-2)는 게이트 전극(15)에 의해 분리된 액티브 영역(13)의 좌측 상단에, 제 3 접합부(16-3)는 게이트 전극(15)에 의해 분리된 액티브 영역(13)의 좌측 하단에, 그리고 제 4 접합부(16-4)는 게이트 전극(15)에 의해 분리된 액티브 영역(13)의 우측 하단에 위치된다.
게이트 전극(15) 및 4개의 접합부(16-1, 16-2, 16-3 및 16-4)가 형성된 전체 구조 상부에 절연막(17)을 형성한다. 게이트 전극(15) 및 4개의 접합부(16-1, 16-2, 16-3 및 16-4) 각각에 전압을 인가하기 위하여, 콘택 공정으로 절연막(17)의 일부분을 식각하고 도전물질을 채우고 패터닝하여 5개의 콘택부(18-1, 18-2, 18-3, 18-4 및 18-5)를 각각 형성한다. 제 1 콘택부(18-1)는 제 1 접합부(16-1)에, 제 2 콘택부(18-2)는 제 2 접합부(16-2)에, 제 3 콘택부(18-3)는 제 3 접합부(16-1)에, 제 4 콘택부(18-4)는 제 4 접합부(16-4)에, 그리고 제 5 콘택부(18-5)는 게이트 전극(15)에 위치된다.
도 5는 본 발명의 제 2 실시예에 따른 트랜지스터의 테스트 소자의 구조를 도시한 레이아웃도인데, 제 1 실시예와 비교하여 콘택부가 다르며, 동일한 지시 부호는 동일한 요소를 의미한다. 제 1 실시예의 제 1 내지 제 4 콘택부(18-1, 18-2, 18-3 및 18-4)는 제 1 내지 제 4 접합부(16-1, 16-2, 16-3 및 16-4) 각각의 중심 부분에 위치되도록 형성되었다면, 제 2 실시예의 제 1 내지 제 4 콘택부(28-1, 28-2, 28-3 및 28-4)는 제 1 내지 제 4 접합부(16-1, 16-2, 16-3 및 16-4) 각각의 중심 부분이 아닌 게이트 전극(15)과의 거리를 최소 사이즈(minimum size)로 하여 형성한다. 즉, 제 1 콘택부(28-1)는 세로 방향으로 연장된 게이트 전극(15)으로 부터 우측에 최소 사이즈로, 제 2 콘택부(28-2)는 가로 방향으로 연장된 게이트 전극(15)으로 부터 상측에 최소 사이즈로, 제 3 콘택부(28-3)는 세로 방향으로 연장된 게이트 전극(15)으로 부터 좌측에 최소 사이즈로, 그리고 제 4 콘택부(28-4)는 가로 방향으로 연장된 게이트 전극(15)으로 부터 하측에 최소 사이즈로 형성된다. 이는 콘택 마스크의 오버레이 미스(overlay miss)를 모니터링하기 위해서이다.
상기한 바와 같이, 본 발명의 제 1 및 제 2 실시예에 따른 트랜지스터의 테스트 소자의 구조는 동일 액티브 영역(13)의 기판(11)에 하나의 게이트 전극(15)과, 게이트 전극(15)에 의해 구분되는 4개의 접합부(16-1, 16-2, 16-3 및 16-4)와, 게이트 전극(15) 및 4개의 접합부(16-1, 16-2, 16-3 및 16-4) 각각에 전기적으로 연결된 5개의 콘택부(제 1 실시예에서 18-1, 18-2, 18-3, 18-4 및 18-5 또는 제 2 실시예에서 28-1, 28-2, 28-3, 28-4 및 28-5)로 구성되며, 전압 인가 방법에 따라 4개의 트랜지스터로 동작하게 된다.
게이트 전극(15)에 게이트 전압을 인가한 상태에서, 우측 상단의 제 1 접합부(16-1)에 소오스 전압을 인가하고 좌측 상단의 제 2 접합부(16-2)에 드레인 전압을 인가하면 제 1 트랜지스터로 동작하고, 좌측 상단의 제 2 접합부(16-2)에 소오스 전압을 인가하고 좌측 하단의 제 3 접합부(16-3)에 드레인 전압을 인가하면 제 2 트랜지스터로 동작하고, 좌측 하단의 제 3 접합부(16-3)에 소오스 전압을 인가하고 우측 하단의 제 4 접합부(16-4)에 드레인 전압을 인가하면 제 3 트랜지스터로동작하고, 우측 하단의 제 4 접합부(16-4)에 소오스 전압을 인가하고 우측 상단의 제 1 접합부(16-1)에 드레인 전압을 인가하면 제 4 트랜지스터로 동작한다.
이러한 제 1 내지 제 4 트랜지스터 각각의 전기적 특성을 테스트하여 X-축 방향의 트랜지스터(제 2 및 제 4 트랜지스터)와 Y-축 방향의 트랜지스터(제 1 및 제 3 트랜지스터)를 비교한다. 일반적으로, 반도체 장치에서 트랜지스터는 원하는 크기로 동일하게 패터닝한다 하더라도 트랜지스터가 형성되는 방향(X-축 방향 및 Y-축 방향)에 따라 크기 차이를 보여 X-축 방향의 트랜지스터와 Y-축 방향의 트랜지스터 각각의 게이트 길이(gate length)가 달라져 전기적 특성 차이를 보인다. 따라서, 비교 결과로 얻어진 전기적 특성 차이를 고려하여 실제 반도체 장치의 제조 공정 레시피를 셋-업(set-up)한다.
더욱이, 제 2 실시예와 같이 제 1 내지 제 4 콘택부(28-1, 28-2, 28-3 및 28-4)를 게이트 전극(15)으로부터 최소 사이즈의 거리에 형성할 경우 콘택 마스크의 오버레이 미스를 모니터링 할 수 있는데, 제 1 콘택부(28-1)가 게이트 전극(15)에 쇼트(short)된 전기적 특성을 얻을 경우 콘택 마스크는 좌측 방향으로 오버레이 미스가 발생됨을 알 수 있고, 제 2 콘택부(28-2)가 게이트 전극(15)에 쇼트(short)된 전기적 특성을 얻을 경우 콘택 마스크는 하측 방향으로 오버레이 미스가 발생됨을 알 수 있고, 제 3 콘택부(28-3)가 게이트 전극(15)에 쇼트(short)된 전기적 특성을 얻을 경우 콘택 마스크는 우측 방향으로 오버레이 미스가 발생됨을 알 수 있고, 제 4 콘택부(28-4)가 게이트 전극(15)에 쇼트(short)된 전기적 특성을 얻을 경우 콘택 마스크는 상측 방향으로 오버레이 미스가 발생됨을 알 수 있다.
상술한 바와 같이, 본 발명은 방향에 따른 트랜지스터의 크기 차이를 모니터링 하여 실제 반도체 장치 제조 공정에 고려시키므로 트랜지스터들의 크기 차이를 개선시킬 수 있을 뿐만 아니라, 콘택 마스크의 오버레이 미스도 모니터링 하여 반도체 장치의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
Claims (8)
- 동일 액티브 영역의 기판에 하나의 게이트 전극과, 상기 게이트 전극에 의해 구분되는 4개의 접합부로 구성되는 트랜지스터의 테스트 소자의 구조.
- 제 1 항에 있어서,상기 액티브 영역은 제 1 소자 분리막 및 제 2 소자 분리막에 의해 정의되는 트랜지스터의 테스트 소자의 구조.
- 제 1 항에 있어서,상기 게이트 전극은 게이트 산화막에 의해 상기 기판과 전기적으로 절연되고, 상기 액티브 영역의 중앙에서 직교되어 세로 및 가로 방향으로 연장되며, 연장된 상기 게이트 전극의 각 단부는 제 1 소자 분리막에 중첩되고, 상기 게이트 전극의 직교 부분은 제 2 소자 분리막에 중첩되는 트랜지스터의 테스트 소자의 구조.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 소자 분리막은 상기 액티브 영역의 바깥쪽 테두리를 정의하고, 상기 제 2 소자 분리막은 상기 액티브 영역의 중심 부분에서 안쪽 테두리를 정의하는 트랜지스터의 테스트 소자의 구조.
- 제 1 항에 있어서,상기 4개의 접합부는 상기 게이트 전극에 의해 우측 상단, 좌측 상단, 좌측 하단 및 우측 하단으로 나누어지며, 상기 게이트 전극에 게이트 전압을 인가한 상태에서, 상기 우측 상단의 접합부에 소오스 전압을 인가하고 상기 좌측 상단의 접합부에 드레인 전압을 인가하여 제 1 트랜지스터로 동작하고, 상기 좌측 상단의 접합부에 소오스 전압을 인가하고 상기 좌측 하단의 접합부에 드레인 전압을 인가하여 제 2 트랜지스터로 동작하고, 상기 좌측 하단의 접합부에 소오스 전압을 인가하고 상기 우측 하단의 접합부에 드레인 전압을 인가하여 제 3 트랜지스터로 동작하고, 상기 우측 하단의 접합부에 소오스 전압을 인가하고 상기 우측 상단의 접합부에 드레인 전압을 인가하여 제 4 트랜지스터로 동작하는 트랜지스터의 테스트 소자의 구조.
- 제 5 항에 있어서,상기 제 1 내지 제 4 트랜지스터 각각의 전기적 특성을 테스트하여 X-축 방향의 트랜지스터 및 Y-축 방향의 트랜지스터를 비교하고, 전기적 특성에 차이가 있을 경우 이를 고려하여 실제 소자의 공정 레시피를 셋-업하는 트랜지스터의 테스트 소자의 구조.
- 제 5 항에 있어서,상기 게이트 전극 및 4개의 접합부 각각에 전압을 인가하기 위한 콘택부가 개별적으로 구비되는 트랜지스터의 테스트 소자의 구조.
- 제 7 항에 있어서,상기 접합부 각각의 콘택부는 상기 게이트 전극과의 거리를 최소 사이즈로 하여 형성하는 트랜지스터의 테스트 소자의 구조.
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| Publication number | Priority date | Publication date | Assignee | Title |
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2003
- 2003-06-30 KR KR1020030043391A patent/KR20050002080A/ko not_active Application Discontinuation
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