KR20040111683A - 실리콘 기재 표면의 이산화실리콘막 형성방법, 반도체기재 표면의 산화막 형성방법 및 반도체 장치의 제조방법 - Google Patents

실리콘 기재 표면의 이산화실리콘막 형성방법, 반도체기재 표면의 산화막 형성방법 및 반도체 장치의 제조방법 Download PDF

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silicon
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히카루 고바야시
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도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬
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Abstract

실리콘 기판(1)을 120.7℃의 공비온도로 가열한 공비초산 분위기에서 30분간 침지하여, 실리콘 기판(1)의 표면에 극박의 화학산화막(5)을 형성한다. 이어서, 금속막(6)(알루미늄-실리콘 합금막)이 화학산화막(5)상에 퇴적된다. 그후, 기판은 수소를 포함하는 기체중에서 20분간 가열된다. 수소를 포함하는 기체 중에서 기판을 가열처리함으로써, 수소가 화학산화막(5)의 계면 준위나 결함 준위와 반응하여, 상기 상태가 소멸된다. 결과적으로 막질이 개선될 수 있다. 따라서, 실리콘 기판에 리크 전류밀도가 낮은 고품질의 극박 이산화실리콘막을, 막두께 제어성 좋게 저온에서 형성할 수 있다.

Description

실리콘 기재 표면의 이산화실리콘막 형성방법, 반도체 기재 표면의 산화막 형성방법 및 반도체 장치의 제조방법{METHOD FOR FORMING SILICON DIOXIDE FILM ON SILICON SUBSTRATE, METHOD FOR FORMING OXIDE FILM ON SEMICONDUCTOR SUBSTRATE, AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
근래, 반도체 집적회로 등의 반도체 장치(디바이스)의 성능 향상은 멈출 곳을 모르며, 고집적화나 고밀도화로의 요구는 점점 엄격해지고 있다. 고집적화나 고밀도화에 수반되는 미세화에서의 과제중 하나로서, 예컨대, MOS 트랜지스터나 MOS용량에서의 게이트 절연막이나 용량 절연막 등의 절연막에 관한 과제가 있다.
실리콘 기판을 이용하여 구성되는 디바이스(실리콘 디바이스), 그중에서도 MOS 트랜지스터나 MOS 용량에 있어서는 게이트 절연막이나 용량 절연막 등의 절연막으로서 통상, 이산화실리콘막이 이용되고 있다.
디바이스의 미세화에 수반하여 상기 절연막은 극박화하고 있으며, 예컨대 디자인룰이 0.07㎛ 이하인 경우, 게이트 절연막의 막두께는 1.5nm이하인 것이 요구되고 있다.
그러나, 리크전류 증가 등의 면에서 이산화실리콘막의 박막화 한계는 1.5 ~ 1.2nm라고 한다. 이 때문에, 고유전율 재료인 Al2O3나 Ta2O3가 검토되고 있지만, 실용화에는 이르고 있지 않다. 또한, 실용화되었다고해도 신재료 도입에 의한 고액의 설비투자가 필요하게 된다.
종래, MOS 트랜지스터의 게이트 절연막으로서의 산화막(게이트 산화막)은, 실리콘 기판을 건조 산소나 수증기 등의 산화성 기체 중에서 800℃ 이상의 고온으로 가열함으로써 형성되어 왔다. 그러나, 예컨대, 막두께 2nm이하의 극박산화막을 고온열산화법에 의해 형성하는 경우, 형성된 산화막의 리크 전류밀도가 높아서 게이트 산화막으로서 이용할 수 없다고 하는 문제가 있었다. 또한, 고온열산화법에서는, 초기의 산화막 성장 속도가 크기 때문에, 형성하는 산화막의 막두께의 제어가 곤란하므로, 극박 산화막을 형성하는 것이 곤란하였다. 게다가, 고온열산화법에서는, 고온가열에 의한 도펀트의 확산이 일어나, 얕은 접합이 파괴된다고 하는 문제도 있었다.
고온 열산화법 이외의 방법으로서는, 모노실란 등을 열분해시켜 실리콘 기판 표면에 퇴적시키는 화학적 기상성장법, 양극 산화에 의해 산화막을 형성하는 방법, 스퍼터-증착법등의 여러가지의 증착법, 플라즈마 중에서 산화하는 방법등이 있다. 그러나, 이들의 방법도 막질 및 막두께 제어성의 점에서 동일한 문제가 내포되어 있다.
또한, 특히 상기 리크 전류 밀도의 증대는, 디바이스의 사용전력의 증대, 동작 온도의 상승, 안전성의 저하 등 여러가지의 문제를 일으킬 뿐만 아니라, 리크 전류량이 드레인 전류량과 같은 정도로 된 경우, 디바이스의 동작 자체가 위험하게 된다.
이들의 문제에 대하여, 본원 발명자들은 화학 산화법을 이용한 산화막의 형성방법을 발명하고, 특허출원하고 있다(특허 문헌 1: 일본국 공개 특허 공보[특개2002-64093호 공보(공개일 2002년 2월 28일)]). 이 방법에서는, 실리콘 기판을 예컨대 농축 초산에 침지하여 화학적 산화막을 형성하고, 그 후, 질소 등의 불활성 가스 중에서 열처리한다. 이 열처리에 의해 산화막의 리크 전류의 저감을 도모할 수 있다. 이 방법은 산화막 형성 후에 열처리를 행하므로 POA(POSTOXIDATION ANNEALING)이다.
또한, 본원 발명자들은 화학산화법을 이용한 다른 산화막의 형성방법을 발명하고, 특허출원하고 있다(특허문헌 2 : 일본국 공개 특허 공보[특개평 9-45679호 공보(공개일 : 1997년 2월 14일)]). 이 방법에서는, 실리콘 기판을 예컨대 농축 초산(硝酸)에 침지하여 화학적 산화막을 형성하고, 그 산화막 상에 예컨대 백금과 같은 산화 촉매 기능을 가지는 금속막을 형성한 후, 산화분위기 중에서 가열 처리를 행함으로써 상기 산화막을 성장시킨다.
또한, 본원 발명자들은 화학 산화법을 이용한 또다른 산화막의 형성방법을 발명하고, 특허출원하고 있다(특허문헌 3 : 일본국 공개 특허 공보[특개 2002-57154호 공보(공개일 : 2002년 2월 22일)]). 이 방법에서는, 실리콘 기판을 예컨대 농축 초산에 침지하여 화학적 산화막을 형성하고, 그 산화막 상에 예컨대 백금과 같은 산화 촉매기능을 갖는 금속막을 형성한 후, 산화분위기 중에서 가열처리를 행하고, 그 후 금속막과 산화막의 일부를 에칭에 의해 제거하여 산화막의 막두께를 얇게 하고, 그 산화막 상에 전극을 형성하고 있다.
상기 특허문헌 1에 개시된 방법에서는, 상기 불활성 가스 중에서의 열처리를 900℃ 라고 하는 비교적 높은 온도에서 행할 필요가 있었다. 이와 같이 불활성 가스 중에서의 열처리를 고온으로 행하면, 불활성 가스 중에 혼입하고 있는 미량의 수증기나 산소 등의 산화종에 의해 산화막의 막두께가 증가한다고 하는 문제가 있다.
또한, 상기 특허 문헌 1에 개시된 방법에서는, 상기와 같은 고온의 열처리를 행함으로써, 상기 고온 열산화법과 동일하게 도펀트의 확산이 일어나, 얕은 접합이 파괴된다고 하는 문제도 있다. 게다가, 상기와 같은 고온의 열처리에서는, 리크 전류 밀도가 재현성 좋게 감소하지 않는다고 하는 문제도 있다.
또, 상기 특허 문헌 2에 개시된 방법은, 산화막을 성장시키는 공정을 포함하기 때문에 산화막의 극박화에는 적합하지 않고, 또한 산화막의 리크 전류 밀도를 효과적으로 저감할 수 있는 것도 아니다.
게다가, 상기 특허 문헌 3에 개시된 방법에서는, 에칭에 의해 산화막의 막두께를 얇게 하지 않으면 안되어, 막두께의 제어가 곤란하다. 또, 에칭에 의해 극단적으로 막두께가 얇은 부분이 형성되어버리면, 리크 전류 밀도의 증대를 초래하므로, 재현성 좋게 리크 전류 밀도를 저감하는 것이 곤란하다.
그런데, 종래 TFT에서의 게이트 산화막은 CVD법(화학적 기상 퇴적법)을 이용하여 600℃ 정도의 기판 온도에서 퇴적하는 방법에 의해 형성되어 있다.
여기서, 플렉서블한 액정 표시장치의 제조에는, TFT를 PET(폴리에틸렌텔레프탈레이트)등의 유기물 기판 상에 형성할 필요가 있다. 그것을 위해서는, TFT를 200℃ 이하의 저온에서 형성하지 않으면 안된다. 그렇지만, CVD법에 의해 이산화 실리콘막을 퇴적하기 위해서는 기판을 400~500℃ 정도로 고온가열할 필요가 있다. 그 때문에, CVD법에 의한 이산화 실리콘막의 퇴적은 플렉서블한 액정 표시장치의 제조에서의 TFT 형성에는 부적합하다.
또한, 상기와 같은 TFT에서는 일반적으로 게이트 전극에 비교적 높은 전압을 인가한다. 따라서, 게이트 산화막으로서의 이산화실리콘막은, 절연 파괴가 일어나지 않도록 어느 정도의 두께가 필요하게 된다.
본 발명은, 상기의 문제를 감안하여 이루어진 것으로서, 그 목적은 반도체 기재 표면에 리크 전류밀도가 낮은 고품질의 극박 산화막을 막두께의 제어성 좋게 저온에서 형성할 수 있는 반도체 기재 표면의 산화막 형성방법, 특히, 실리콘 기재표면에 리크 전류 밀도가 낮은 고품질의 극박 이산화 실리콘막을 막두께의 제어성 좋게 저온에서 형성할 수 있는 실리콘 기재 표면의 이산화실리콘막 형성방법, 및 이들의 방법을 이용한 반도체 장치의 제조방법을 제공하는 것에 있다. 또한, 본 발명의 목적은, 이산화 실리콘막을 PET 등의 유기물 기판 상에도 형성할 수 있을 정도로 저온에서 형성하는 방법을 제공하는 것에 있다.
본 발명은, 예컨대 반도체 집적회로 등에 이용되는 금속-산화물-반도체 디바이스, 즉 MOS(metal-oxide-semiconductor) 디바이스의 산화막, 그중에서도 트랜지스터나 MOS 용량에서의 극박(極薄) 게이트 산화막이나 용량 산화막 등의 형성에 이용가능한 실리콘 기재 표면의 이산화 실리콘막 형성방법, 반도체 기재 표면의 산화막 형성방법 및 이들을 이용한 반도체 제조방법에 관한 것으로서, 특히, 리크전류가 적은 고품질의 극박 이산화실리콘막 등을 막두께 제어성 좋게 형성하는 것이 가능한 방법에 관한 것이다.
또한 본 발명은, 예컨대 TFT(박막 트랜지스터)에서의 이산화실리콘막을 저온에서 형성하는 것이 가능한 방법에 관한 것이다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 실리콘 기재의 표면에 약액을 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 상기 이산화실리콘막 상에 금속원자를 포함하는 막을 퇴적하고, 수소를 포함하는 기체 중에서 상기 금속원자를 포함하는 막을 퇴적한 실리콘 기재를 가열처리하는 방법이다.
또한, 본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 상기 이산화실리콘막 상에 금속원자를 포함하는 막을 퇴적하고, 수소를 포함하는 기체 중에서 상기 금속원자를 포함하는 막을 퇴적한 실리콘 기재를 가열처리하는 방법이다.
상기의 방법에 의하면, 수소를 포함하는 기체 중에서의 가열처리에 의해 수소가 이산화실리콘막에서의 계면 준위나 결함 준위와 반응하는 것으로 그들이 소멸한다. 이 때, 금속 원자를 포함하는 막의 존재에 의해 수소가 분해되기 쉽게 되어, 이산화실리콘막에서의 계면준위나 결함준위가 소멸하기 쉽게 된다고 생각된다. 그결과, 이산화실리콘막의 막질을 향상시킬 수 있어, 리크 전류밀도가 낮은 고품질의 극박 산화막을 형성할 수 있다.
또한, 약액의 종류, 농도 및 온도를 조정함으로써, 이산화실리콘막의 막두께를 간단하게 제어할 수 있다.
또, 상기의 방법에 의하면, 수소를 포함하는 기체중에서의 가열처리에 의해 이산화실리콘막을 개질할 수 있으므로, 반드시 산화분위기에서의 가열처리를 동반할 필요가 없으며, 이산화실리콘막의 막두께가 증대하기 어려워, 막두께의 제어성이 좋다.
게다가, 상기 가열처리는 비교적 저온에서 행할 수 있으므로, 산소 등이 혼입되어 있다고 해도 이산화실리콘막의 막두께가 증가하기 어려우므로, 이산화실리콘막의 막두께 제어성이 좋다.
따라서, 실리콘 기재의 표면에 리크 전류 밀도가 낮은 고품질이고 막두께가 0.3~0.5nm의 극박의 이산화실리콘막을 형성할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화 실리콘막 형성방법은, 상기의 방법에 있어서, 상기 약액이 초산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합 용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산의 혼합용액, 왕수(nitrohydrochloric acid), 과염소산, 및 비등수(boiling water)의 군으로부터 선택되는 약액인 것이 바람직하다.
또한, 본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 약액의 증기가 초산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수와의 혼합 용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산 및 물의 군으로부터 선택되는 약액의 증기인 것이 바람직하다.
상기의 약액 또는 약액의 증기를 이용함으로써, 막두께가 0.3 ~ 5nm인 극박의 이산화실리콘막을 500℃ 이하의 저온에서 막두께의 제어성 좋게 형성할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 약액이 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액인 것이 바람직하다.
또, 본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 약액의 증기가 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액의 증기인 것이 바람직하다.
공비상태에서는 약액 또는 그 증기의 농도가 시간적으로 변화하기 어려우므로, 공비상태의 상기 약액 또는 그 증기를 이용함으로써, 형성하는 이산화실리콘막의 막두께를 재현성 좋게 제어할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기 어느 하나의 방법에 있어서, 상기 금속원자를 포함하는 막이 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티탄 및 탄탈의 군으로부터 선택되는 금속원자를 포함하는 막인 것이 바람직하다.
상기 금속원자를 포함하는 막을 이산화실리콘막 상에 퇴적하여 두면, 수소를 포함하는 기체 중에서의 가열처리에 의해 수소가 계면 준위나 결함 준위와 반응하기 쉽게 되어 그들이 보다 효과적으로 소멸하는 결과, 이산화 실리콘막의 막질을 향상시킬 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기 8의 어느 하나의 방법에 있어서, 상기 수소를 포함하는 기체가 수소, 또는 수소와, 질소, 아르곤, 네온, 수증기 및 산소의 군으로부터 선택되는 기체와의 혼합기체인 것이 바람직하다.
상기의 기체를 이용함으로써, 수소가 이산화실리콘막의 계면준위나 결함준위와 반응하여 그들이 소멸하는 결과, 이산화실리콘막의 막질을 향상시킬 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기 어느 하나의 방법에 있어서, 상기 수소를 포함하는 기체중에서의 가열처리에서의 상기 실리콘 기재의 온도가 50 ~ 350℃의 범위인 것이 바람직하다.
상기의 온도범위라면, 이산화실리콘막의 계면 준위나 결함 준위가 효과적으로 소멸함과 동시에, 금속 원자를 포함하는 막과 이산화실리콘막이 반응하는 것을 억제할 수 있다.
본 발명에서의 실리콘 기재표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서, 상기 수소를 포함하는 기체중에서의 가열처리의 시간이, 1 ~ 120분 간의 범위인 것이 바람직하다.
수소를 포함하는 기체중에서의 가열처리의 시간이 1분 이상이라면, 수소가 금속원자를 포함하는 막이나 이산화실리콘막을 확산하고, 이산화실리콘막을 효과적으로 개질할 수 있다. 또한, 수소를 포함하는 기체중에서의 가열처리의 시간이 120분 이하라면, 디바이스 작성시간의 증가가 문제가 되기 어렵다. 게다가, 수소를 포함하는 기체 중에서의 가열처리의 온도가 350℃ 근방의 온도라도, 가열처리의 시간이 120분 이하라면 금속원자를 포함하는 막과 이산화실리콘막이 반응해버리는 것을 억제할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기 어느 하나의 방법에 있어서 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하기 전에, 미리 상기 실리콘 기재 표면에 존재하는 자연산화막 또는 불순물을 제거하는 것이 바람직하다.
상기와 같이 미리 상기 실리콘 기재 표면에 존재하는 자연산화막 또는 불순물을 제거하여 청정한 실리콘 표면을 노출시켜둠으로써, 고품질의 이산화실리콘막을 형성할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 실리콘 기재의 표면에 상기 약액의 증기를 작용시킬 때에, 상기 실리콘 기재를 가열하는 것이 바람직하다. 이것에 의해 산화속도를 상승시킬 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서, 상기 실리콘 기재의 표면에 상기 약액의 증기를 작용시킬 때에 상기 실리콘 기재를 가열할 때의 상기 실리콘 기재의 온도가 50 ~ 500 ℃의 범위인 것이 바람직하다.
약액의 증기를 작용시킬 때에 실리콘 기재를 가열할 때의 실리콘 기재의 온도를 50℃ 이상으로 함으로써, 산화속도를 효과적으로 상승시킬 수 있으며, 1nm이상의 막두께의 이산화실리콘막을 용이하게 형성할 수 있다(상기 온도가 50℃ 미만에서는 1nm 이상의 막두께의 이산화실리콘막을 형성하는 것이 곤란하게 된다). 또한, 상기 온도를 500℃ 이하로 함으로써, 산화속도가 너무 빠르게 되는 것을 피할 수 있어, 막두께의 제어가 용이하게 된다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 실리콘 기재의 표면에 약액을 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 수소를 포함하는 기체중에서 상기 이산화실리콘막을 형성한 실리콘 기재를 가열처리하는 방법이다.
또한, 본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 수소를 포함하는 기체중에서 상기 이산화실리콘막을 형성한 실리콘 기재를 가열처리하는 방법이 있다.
상기의 방법에 의하면, 수소를 포함하는 기체중에서의 가열처리에 의해 수소가 이산화실리콘막 중의 계면 준위나 결함 준위와 반응하는 것으로 Si-H 결합을 형성하고, 계면준위나 결함준위를 소멸시킬 수 있다. 이 경우, 상술한 방법에서의 금속 원자를 포함하는 막의 존재에 의한 수소 분해의 효과는 얻어지지 않지만, 가열처리의 온도를 상승시킴으로써, 수소와 계면 준위나 결함 준위의 반응을 촉진시킬 수 잇다. 그 결과, 이산화실리콘막의 막질을 향상시킬 수 있어, 리크전류 밀도가 낮은 고품질의 극박 산화막을 형성할 수 있다.
또한, 상기의 방법에 있어서, 상기 수소를 포함하는 기체중에서의 가열처리에서 상기 실리콘 기재의 온도는 350~500℃의 범위인 것이 바람직하다.
수소를 포함하는 기체중에서의 가열처리에서 실리콘 기재의 온도가 350℃ 보다 낮으면, 계면준위나 결함준위와 수소와의 반응에 의해 Si-H 결합을 형성하는 것이 곤란하게 된다. 또한, 이 온도가 500℃보다 높으면, 형성된 Si-H 결합이 절단되며, 다시 계면 준위나 결함 준위가 생성되어버리게 된다. 따라서, 효과적으로 계면준위나 결함준위를 소멸시키기 위해서는, 상기의 온도를 350~500℃로 설정하는 것이 바람직하다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하는 방법이다.
CVD 법에 의한 퇴적에 의해 이산화실리콘막을 형성하기 위해서는, 실리콘 기재를 400~500℃ 정도로 고온가열할 필요가 있다. 그 때문에, CVD 법에 의한 이산화실리콘막의 형성은, 예컨대 플렉서블한 액정 디스플레이의 제조에서의 TFT 형성에는 부적합하다.
이것에 대하여, 상기의 방법에 의하면, 실리콘 기재가 200℃ 이하의 저온이라도, 이산화실리콘막을 형성하는 것이 가능하게 된다. 그때문에, 이 방법은 플렉서블한 액정 디스플레이의 제조에서의 TFT 형성에 적절하게 이용할 수 있다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 약액의 증기가 초산, 황산 및 과염소산의 군으로부터 선택되는 약액의 증기인 것이 바람직하다.
상기의 방법에 의하면, 실리콘 기재가 200℃ 이하의 저온이라도 2nm이상의 화학산화막을 용이하게 형성할 수 있고, 게다가는 10nm 이상의 화학산화막의 형성도 가능하게 된다.
본 발명에서의 실리콘 기재 표면의 이산화실리콘막 형성방법은, 상기의 방법에 있어서 상기 약액의 증기가 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액인 것이 바람직하다.
공비상태에서는 약액 또는 그 증기의 농도가 시간적으로 변화하기 어려우므로, 공비상태의 상기 약액 또는 그 증기를 이용함으로써, 형성하는 이산화실리콘막의 막두께를 재현성 좋게 제어할 수 있다.
본 발명에서의 반도체 장치의 제조방법은, 상기 어느 하나의 실리콘 기재 표면의 이산화실리콘막 형성방법에 의해 실리콘 기재 표면에 이산화실리콘막을 형성하는 공정을 포함하는 방법이다. 이것에 의해, 상기와 같은 고품질의 극박 산화막을 가지는 반도체 장치를 제조하는 것이 가능하다.
또, 본 발명은 실리콘 기재 이외의 반도체 기재 표면에 산화막을 형성하는 경우에도 적용할 수 있다. 즉, 본 발명에서의 반도체 기재 표면의 산화막 형성방법은, 반도체 기재의 표면에 약액을 작용시킴으로써, 상기 반도체 기재의 표면에 산화막을 형성하고, 상기 산화막 상에 금속원자를 포함하는 막을 퇴적하고, 수소를 포함하는 기체 중에서 상기 금속원자를 포함하는 막을 퇴적한 반도체 기재를 가열처리하는 방법이다.
또한, 본 발명에서의 반도체 기재 표면의 산화막 형성방법은, 반도체 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 반도체 기재의 표면에 산화막을 형성하고, 상기 산화막 상에 금속원자를 포함하는 막을 퇴적하여, 수소를 포함하는 기체중에서 상기 금속원자를 포함하는 막을 퇴적한 반도체 기재를 가열처리하는 방법이다.
이들에 의해서도, 상기 마찬가지로, 반도체 기재의 표면에 리크 전류밀도가 낮은 고품질이며 극박의 산화막을 형성할 수 있다.
본 발명에서의 반도체 장치의 제조방법은, 상기의 반도체 기재의 표면의 산화막 형성방법에 의해 반도체 기재 표면에 산화막을 형성하는 공정을 포함하는 방법이다. 이것에 의해 상기와 같은 고품질의 극박 산화막을 가지는 반도체 장치를 제조할 수 있다.
본 발명의 또다른 목적, 특징 및 뛰어난 특성은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은 첨부도면을 참조한 다음의 설명에서 명백해질 것이다.
도 1(a) ~ (f)는 본 발명의 제1의 실시형태에 관한 실리콘 기판 상에 이산화실리콘막을 형성하는 방법의 공정을 나타내는 단면도이다.
도 2는 비교를 위해 형성한 이산화실리콘막(a), 및 도 1(a) ~ (f)의 방법에 의해 형성한 이산화실리콘막(b)에 대하여, 인가전압과 리크 전류밀도와의 관계를 나타낸 그래프이다.
도 3은, 비교를 위해 형성한 이산화실리콘막(a), 및 도 1(a) ~ (f)의 방법에 의해 형성된 이산화실리콘막(b)에 대하여, 인가전압과 전기용량과의 관계를 나타낸 그래프이다.
도 4는, 도 1(a) ~ (f)의 방법에 있어서, 수소를 포함하는 기체중에서의 가열처리의 온도를 변화시켜 형성한 이산화실리콘막에 대하여, 그 온도에 대한 리크전류밀도의 변화를 나타내는 그래프이다.
도 5는, 비교를 위해 형성한 이산화실리콘막(a), 도 1(a) ~(f)의 방법에 의해 형성한 이산화실리콘막(b), 도 1(a) ~ (f)의 방법에 대하여 수소를 포함하는 기체 중에서의 가열처리의 온도를 변화시켜 형성한 이산화실리콘막(c)에 대하여, 각 이산화실리콘막의 실리콘 원자 2p궤도로부터의 X선 광전자 스펙트럼을 나타내는 그래프이다.
도 6은, 청정한 실리콘 기판(a), 비교를 위해 이산화실리콘막을 형성한 실리콘 기판(b), 도 1(a) ~ (f)의 방법에 의해 이산화실리콘막을 형성한 실리콘 기판(c)에 대하여, X선 광전자법을 이용하여 관측한 각 가전자대 스펙트럼을 나타내는 그래프이다.
도 7은, 도 1(a) ~ (f)의 방법에서의 수소를 포함하는 기체중에서의 가열처리를 행하지 않고 형성한 이산화실리콘막, 및 상기 가열처리를 행하고 형성한 이산화실리콘막의 예상되는 밴드상태를 나타내는 밴드도이다.
도 8(a) ~ (e)는 본 발명의 제2의 실시형태에 관한 실리콘기판 상에 이산화실리콘막을 형성하는 방법의 공정을 나타내는 단면도이다.
도 9는 비교를 위해 형성한 이산화실리콘막(a), 및 도 8(a) ~ (e)의 방법에 의해 형성한 이산화실리콘막(b)에 대하여, 인가전압과 리크전류밀도와의 관계를 나타낸 그래프이다.
도 10은, 도 8(a) ~ (e)의 방법에 의해 형성한 이산화실리콘막에 대하여 인가전압과 전기용량과의 관계를 나타낸 그래프이다.
도 11은, 도 8(a) ~ (e)의 방법에 있어서, 수소를 포함하는 기체중에서의 가열처리의 온도를 변화시켜 형성한 이산화실리콘막에 대하여, 그 온도에 대한 리크전류밀도의 변화를 나타내는 그래프이다.
도 12는, 도 8(a) ~ (e)의 방법에 있어서, 수소를 포함하는 기체중에서의 가열처리의 온도를 600℃로 변경하여 형성한 이산화실리콘막에 대하여, 인가전압과 전기용량과의 관계를 나타낸 그래프이다.
도 13은, 비교를 위해 형성한 이산화실리콘막(a), 도 8(a) ~ (e)의 방법에 의해 형성한 이산화실리콘막(b)에 대하여, 각 이산화실리콘막의 실리콘원자 2p 궤도로부터의 X선 광전자 스펙트럼을 나타내는 그래프이다.
도 14는, 본 발명의 제3의 실시형태에 의해 형성한 이산화실리콘막에 대하여, 실리콘 원자 2p 궤도로부터의 X선 광전자스펙트럼을 나타내는 그래프이다.
[실시형태 1]
본 발명의 제1의 실시형태에 대하여 도 1(a)로부터 도 7에 기초하여 설명하면 다음과 같다.
우선, 본 실시형태에서의 실리콘 기판 상에 이산화실리콘막을 형성하는 방법에 대하여 도 1(a) ~ (f)에 기초하여 설명한다. 본 실시형태에서는 실리콘 기판을 이용하여 MOS용량을 형성하는 공정에 대하여 설명한다. 또한, 본 실시형태에서는 실리콘 기판(1) 상에 이산화실리콘막을 형성하는 경우를 상정하고 있지만, 이것에 한정되지 않으며, 예컨대 볼형상의 실리콘 벌크나 에피택셜 성장에 의해 형성된 실리콘막 상에 이산화실리콘막을 형성하는 경우에도 본 발명을 적용하는 것이 가능하다. 본 명세서에서는 형성하는 이산화실리콘막의 베이스로 되는 실리콘 기판(1)등의 부재를 "실리콘 기재"라고 칭한다.
우선, 실리콘 기판(1)(실리콘 기재) 상에 분리 영역(2) 및 활성영역(4)을 형성하였다. 활성 영역(4)의 표면에는 자연산화막(3)이 존재하고 있다(도 1(a)). 여기서, 실리콘 기판(1)으로서는 비저항이 10 ~ 15Ωcm의 p형(100) 기판을 이용하고, 이 실리콘 기판(1)에 붕소의 채널 스토퍼를 주입한 후, 분리영역(2)으로서 LOCOS(local oxidation of silicon) 산화막을 500nm의 막두께로 형성하였다.
다음으로, 활성영역(4)의 표면을 세정하기 위해, 공지의 RCA세정(W.Kern, D.A.Poutinen: RCA 리뷰31, 187쪽, 1970년)방법에 의해 웨이퍼(실리콘 기판(1) 및 실리콘기판(1)상에 형성된 산화막 등을 포함한 전체를 나타낼 때는 "웨이퍼"라고 칭한다)를 세정한 후, 세정후의 웨이퍼를 농도 0.5 체적 %의 희석 불산(dilutehydrofluoric acid) 용액에 5분간 침지하고, 활성영역(4)의 표면의 자연산화막(3)을 제거하였다(도 1(b)). 실리콘 기판(1) 표면에 고품질의 극박 이산화실리콘막을 형성하기 위해서는, 청정한 실리콘 표면이 노출하고 있는 것이 바람직하며, 실리콘 기판(1) 표면의 자연산화막(3)의 완전제거 및 실리콘 기판(1) 표면의 불순물 제거가 중요하다.
다음으로, 초순수로 웨이퍼를 5분간 린스(세정)한 후, 웨이퍼를 산화력이 강한 약액(산화성의 약액)에 침지한다. 여기서는, 비점(沸點) 120.7℃의 공비초산(농도 68중량 %)에 30분간 웨이퍼를 침지하고, 활성영역(4)의 실리콘 기판(1) 표면에 두께 1.4nm의 화학산화막(이산화실리콘막(5))을 형성하였다(도 1(c)).
또한, 상기 화학산화막(5)을 형성할 때에 웨이퍼를 침지하는 약액으로서는, 초산, 황산, 오존 용해수(오존을 수십 ppm 용해시킨 용해수), 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합 용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 비등수의 군으로부터 선택되는 약액을 이용할 수 있다. 또한, "초산", "황산"이라고 할 때는, 그들의 수용액을 포함하고 있다.
이들의 약액을 이용함으로써, 예컨대 막두께가 0.3 ~ 0.5 nm인 극박의 화학산화막(5)을 500℃이하의 저온으로 막두께의 제어성 좋게 형성할 수 있다.
따라서, 실리콘 기판(1)표면에 화학산화막(5)을 형성하는 방법으로서는, 초산에 침지하는 방법, 황산에 침지하는 방법, 오존 용해수에 침지하는 방법, 과산화수소수에 침지하는 방법, 염산과 과산화수소수와의 혼합용액에 침지하는 방법, 황산과 과산화수소수와의 혼합용액에 침지하는 방법, 암모니아수와 과산화수소수와의 혼합용액에 침지하는 방법, 황산과 초산과의 혼합용액에 침지하는 방법, 왕수에 침지하는 방법, 과염소산에 침지하는 방법, 비등수에 침지하는 방법을 이용할 수 있다.
이 때, 약액의 종류, 농도 및 온도를 조정함으로써, 화학산화막(5)의 막두께를 간단하게 제어할 수 있다.
또한, 웨이퍼 표면에 상기 약액을 작용시킬 수 있으면 좋고, 반드시 웨이퍼를 상기 약액에 침지하지 않아도 된다.
또, 상기 화학 산화막(5)을 형성하기 위해서는, 웨이퍼를 약액에 침지하는 방법 이외에, 약액의 증기에 노출시키는 방법을 취할 수도 있다. 상기 화학산화막(5)을 형성할 때에 웨이퍼를 노출시키는 약액의 증기로서는, 상기 화학산화막(5)을 형성할 때에 웨이퍼를 침지하는 약액으로서 상술한 것의 증기, 즉 초산, 황산, 오존 용해수(오존을 수십 ppm 용해시킨 용해수), 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 물의 군으로부터 선택되는 약액의 증기를 이용할 수 있다.
또한, 웨이퍼를 약액의 증기에 노출시킬 경우에는, 웨이퍼를 가열하는 것이 바람직하다. 이것에 의해, 산화속도를 상승시킬 수 있다.
또한, 이 때의 웨이퍼의 온도가 50 ~ 500℃의 범위인 것이 바람직하다. 이 온도를 50℃ 이상으로 함으로써, 산화속도를 효과적으로 상승시킬 수 있어, 1nm이상의 막두께의 화학산화막(5)을 용이하게 형성할 수 있다(50℃ 미만에서는 1nm이상의 막두께의 화학산화막(5)을 형성하는 것이 곤란하게 된다). 또, 상기 온도를 500℃ 이하로 함으로써, 산화속도가 너무 빠르게 되는 것을 피할 수 있어, 막두께의 제어가 용이하게 된다.
상기 화학산화막(5)을 형성할 때에 웨이퍼를 침지하는 약액, 또는 웨이퍼를 노출시키는 약액의 증기로서는, 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액, 또는 그 증기를 이용하는 것이 바람직하다. 공비상태에서는, 약액 또는 그 증기의 농도가 시간적으로 변화하기 어렵고, 형성하는 화학산화막(5)의 막두께를 재현성 좋게 제어할 수 있기 때문이다.
본 실시형태에서는, 공비초산을 이용함으로써 중금속 등을 포함하지 않는 청정하고 고품질인 화학 산화막(5)을 형성하였다. 또한, 본 실시형태에서는 화학산화막(5)의 막두께를 1.4nm로 하였지만, 이 막두께에 한정되지 않으며 예컨대 0.3~5nm(보다 바람직하게는 0.5~2.0nm)의 극박의 화학산화막(5)을 형성하면 좋다.
다음으로, 화학산화막(5) 및 분리영역(2) 상에 금속막(6)(금속원자를 포함하는 막)을 퇴적하였다(도 1(d)). 이 금속막(6)은 막두께 200nm의 1중량 %의 실리콘을 포함한 알루미늄(알루미늄-실리콘합금)막이고, 저항가열증착법을 이용하여 퇴적하였다. 또한, 금속원자를 포함하는 막으로서는, 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티탄 및 탄탈의 군으로부터 선택되는 금속원자를 포함하는 막을 들 수 있다. 또한, 금속 원자를 포함하는 막으로서는 활성인 금속원자를 포함하는 막이 바람직하고, 예컨대 알루미늄, 마그네슘, 니켈 등의 금속막이나, 실리콘을 포함한 알루미늄 등의 합금막이 바람직하다. 또한, 금속원자를 포함하는 막으로서는 질화티탄이나 오산화탄탈 등의 화합물을 이용할 수도 있다.
다음으로, 전기로 내에서 수소를 포함하는 기체중에서의 웨이퍼를 가열하였다. 여기서, 수소와 질소와의 혼합기체(5%의 수소를 포함하는 질소) 중 200℃에서 웨이퍼를 20분간 가열하였다. 이 가열처리는 금속막(6) 형성후에 행하므로 PMA(post metallization annealing)이다. 이 가열처리는 계면 준위나 결함 준위와 수소를 반응시켜, 그들을 소멸시킴으로써 화학산화막(5)의 전기특성을 향상시키기 위한 것이다. 이때, 금속막(6)의 존재에 의해 수소를 분해하기 쉽게 되어, 화학산화막(5)에서의 계면 준위나 결함 준위가 소멸하기 쉽게 된다고 생각된다. 이 가열처리에 의한 화학산화막(5)의 막두께의 변화는 없었다. 이 가열처리의 결과, 개질된 화학산화막(7)(이하, 개질 화학산화막 또는 개질 이산화실리콘막)이 형성되었다(도 1(e).
또한, 상기 가열처리에 이용되는 수소를 포함하는 기체로서는 수소, 또는 수소와, 질소, 아르곤, 네온, 수증기 및 산소의 군으로부터 선택되는 기체와의 혼합기체를 들 수 있다.
따라서, 상기 가열처리는 수소와 질소와의 혼합기체중의 외에, 예컨대 수소중, 수소와 질소와의 혼합기체 중, 수소와 아르곤과의 혼합기체 중, 수소와 네온과의 혼합기체중, 수소와 수증기와의 혼합기체중, 수소와 산소와의 혼합기체 중에서 행할 수도 있다.
상기 가열처리에서의 웨이퍼의 온도는 200℃로 한정되는 것은 아니며, 50~350℃의 온도범위라면, 거의 동일하게 화학산화막(5)의 전기특성을 향상시키는 효과가 얻어진다. 또, 상기 가열처리의 시간은 20분간으로 한정되는 것은 아니며, 1~120분간이라면 거의 동일하게 화학산화막(5)의 전기특성을 향상시키는 효과를 얻을 수 있다. 상기 가열처리시간이 1분 이상이라면 수소가 금속막(6)이나 화학산화막(5)을 확산하여, 화학산화막(5)을 효과적으로 개질할 수 있다. 또, 상기 가열처리의 시간이 120분 이하라면, 디바이스 작성시간의 증가가 문제로 되기 어렵다. 게다가, 상기 가열처리에서의 웨이퍼의 온도가 350 ℃ 가까운 온도라도, 상기 가열처리의 시간이 120분 이하라면 금속막(6)과 화학산화막(5)이 반응해버리는 것을 억제할 수 있다.
이와 같이 본 발명에 의하면, 수소를 포함하는 기체중에서의 가열처리에 의해 화학산화막(5)을 개질할 수 있으므로, 반드시 산화분위기에서의 가열처리를 수반할 필요가 없으며, 화학산화막의 막두께가 증대하기 어려워, 막두께의 제어성이 좋다.
또한, 수소를 포함하는 기체중에서의 가열처리는 비교적 저온에서도 효과를 얻을 수 있으므로, 산소등이 혼입해있다고 해도 산화막의 막두께가 증가하기 어려우므로, 막두께의 제어성이 좋다.
또, 의식적으로 막두께를 증대하고 싶은 경우에는, 상기와 같이 수소를 포함하는 기체로서, 수소와 수증기와의 혼합기체나, 수소와 산소와의 혼합기체를 이용할 수 있다.
그리고, 공지의 포토그래피 기술에 의해 금속막(6)상에 패터닝한 레지스트막(미도시)를 형성하고, 이어서 공지의 드라이에칭 기술에 의해 금속막(6)을 에칭하여 패터닝하는 것에 의해 전극(8)을 형성하였다(도 1(f)).
다음으로 상술한 방법에 의해 형성한 화학산화막(5) 및 개질 화학산화막(7)의 특성에 대하여 설명한다. 또한, 특히 제한하지 않는 한 본 실시형태에서 "화학산화막 형성처리"라고 할 때는, 자연 산화막의 제거나 세정 등을 실시한 웨이퍼를 공비온도 120.7℃로 가열한 농도 68중량%의 공비초산으로 30분간 침지하는 것에 의해 화학산화막(5)을 형성하는 처리(도 1(a) ~ (c)의 처리)를 의미하고, "금속막 형성처리"라고 할 때는, 화학산화막 형성처리에 의해 형성한 화학산화막(5)의 위에 막두께 200nm의 알루미늄-실리콘 합금의 금속막(6)을 형성하는 처리(도 1(d)의 처리)를 의미하며, "산화막 개질(改質) 가열처리"라고 할 때는 금속막 형성처리 후의 웨이퍼를 전기로(電氣爐)에 도입하여 5%의 수소를 포함하는 질소 중 200℃에서 20분간 가열하는 처리(도 1(e)의 처리)를 의미한다.
도 2는 실리콘 기판(1)의 이면에 설치한 전극(실리콘 기판 이면전극)에 대하여 전극(8)으로 전압을 인가한 경우의, 그 인가전압과 화학산화막(5) 또는 개질 화학산화막(7)을 흐르는 리크 전류밀도(측정결과)와의 관계를 나타낸 그래프이다. 도 2에 있어서, 플롯(a)은 화학산화막 형성처리 및 금속막 형성처리에 의해 형성한 화학산화막(5)의 리크전류밀도를 나타내고 있으며, 플롯(b)는 화학산화막 형성처리, 금속막 형성처리 및 산화막 개질가열처리에 의해 형성한 개질 화학산화막(7)의 리크전류밀도를 나타내고 있다.
플롯(a)에서 화학산화막(5)에 산화막 개질가열처리를 행하지 않은 경우에는 리크 전류밀도가 비교적 높고, 인가전압이 1V 시의 리크 전류밀도는 약 2A/cm2로 되어, 통상의 고온열산화법으로 형성된 막두께 1.4nm의 산화막과 같은 정도인 것을 알 수 있었다. 한편, 플롯(b)에서 산화막 개질가열처리를 행한 경우에는, 리크전류밀도가 플롯(a)의 경우와 비교하여 1/5 정도로 감소하며, 인가전압이 1V시의 리크전류밀도가 약 0.4A/cm2으로 되어, 고온열산화법에 의한 산화막보다도 낮은 리크 전류밀도가 달성될 수 있었다.
도 3은, 인가전압과 화학산화막(5) 또는 개질화학산화막(7)을 통한 전기용량과의 관계를 나타낸 그래프(C-V곡선)이다. 도 3에서 곡선(a)은 화학산화막 형성처리 및 금속막 형성처리에 의해 형성한 화학산화막(5)에 관한 C-V곡선이며, 곡선(b)는 화학산화막 형성처리, 금속막 형성처리 및 산화막 개질가열처리에 의해 형성한 개질 화학산화막(7)에 관한 C-V곡선이다.
곡선(a)에는 숄더(shoulder)(A)가 존재하고 있다. 이것은 화학산화막(5) 중에 결함준위나 산화막/실리콘계면에 계면준위가 존재하고 있는 것을 나타내는 것이다. 한편, 곡선(b)에는 숄더가 존재하고 있지 않다. 이것은 산화막 개질가열처리에 의해 결함 준위나 계면 준위가 소멸한 것을 나타내고 있다.
도 4는, 화학산화막 형성처리, 금속막 형성처리, 및 산화막 개질가열처리에 의해 형성한 개질 화학산화막(7)에 의해 산화막 개질가열처리의 가열온도를 변화시킨 경우의 리크 전류밀도의 변화를 나타내는 그래프이다. 도 4의 결과는, 인가전압을 1V로 설정한 때의 리크전류밀도에 관한 것이며, 산화막 개질가열처리를 행하지 않은 경우의 리크 전류 밀도를 1로 한 때의 상대치(상대리크 전류밀도)를 나타내는 것이다.
도 4에서, 산화막 개질가열처리에서의 가열온도는 200℃에 한정되지 않으며, 50~350℃의 범위내에서 설정함으로써, 리크 전류밀도가 감소하는 것을 알 수 있다. 또한, 가열온도를 100~250℃의 범위내에서 설정함으로써 리크 전류밀도가 산화막 개질 가열처리를 행하지 않은 경우의 50% 이하로 감소하여, 개질 화학산화막(7)의 전기 특성이 대폭적으로 향상하는 것을 알 수 있다.
도 5는 실리콘 기판(1) 상에 형성한 화학산화막의 실리콘원자 2p 궤도로부터의 X선 광전자 스펙트럼을 나타내는 그래프이다. 도 5에 있어서, 스펙트럼(a)은 화학산화막 형성처리에 의해 화학산화막(5)을 형성하고, 그 후에 관측한 X선 광전자 스펙트럼이며, 스펙트럼(b)은 화학산화막 형성처리, 금속막 형성처리, 및 산화막 개질가열처리에 의해 개질 화학산화막(7)을 형성한 후, 염산으로 알루미늄-실리콘 합금막을 에칭하여 제거하고, 그 후에 측정한 X선 광전자 스펙트럼이며, 스펙트럼(c)은 화학산화막 형성처리, 금속막 형성처리, 및 가열온도의 설정을 400℃로 변경한 산화막 개질가열처리에 의해 개질 화학산화막(7)을 형성한 후, 염산으로 알루미늄-실리콘 합금막을 에칭하여 제거하고, 그 후에 측정한 X선 광전자 스펙트럼이다.
X선 광전자 스펙트럼의 측정은 VG사제 ESCALAB220i-XL을 이용하여 행하였다. 이 때, X선 원으로서는 에너지가 1487eV의 Al의 Kα선을 이용하였다. 광전자는 표면수직방향으로 관측하였다.
도 5에서의 피크(1)는 실리콘 기판(1)의 실리콘 원자 2p 궤도로부터의 광전자에 의한 것이며, 피크(2)는 화학산화막(5) 또는 개질 화학산화막(7)의 실리콘 원자 2p 궤도로부터의 광전자에 의한 것이다. 피크(1)에 대한 피크(2)의 면적 강도의 비로부터 화학산화막(5) 및 개질 화학산화막(7)의 막두께를 계산하였다. 여기서, 실리콘 원자의 2p 궤도로부터의 광전자의 화학산화막(5) 및 개질 화학산화막(7) 중에서의 평균 자유행정으로서 3.3nm, 실리콘 기판(1) 중의 평균 자유행정으로서 2.7nm를 이용하였다. 이들의 평균 자유행정은 3nm 이상의 막두께를 가지는 산화막에 대하여 엘립소메트리(ellipsometry)로부터 구해진 막두께와 X선 광전자 스펙트럼으로부터 구한 막두께가 동일값으로 되도록 결정하였다.
스펙트럼(a)에서의 피크(1)에 대한 피크(2)의 면적 강도의 비로부터, 화학산화막(5)의 막두께가 1.4nm로 계산되었다.
스펙트럼(b)에서는 피크(1)에 대한 피크(2)의 면적강도비가 스펙트럼(a)의 것과 거의 동일하며, 개질 화학산화막(7)의 막두께는 가열온도가 200℃인 산화막 개질가열처리에 의해서는 거의 변화하지 않는다는 것을 알 수 있었다.
스펙트럼(c)에서는 피크(1)에 대한 피크(2)의 면적강도비가 대폭으로 감소하고 있으며, 이 면적 강도비로부터 이 경우의 개질화학산화막(7)의 막두께가 0.2nm로 감소한 것으로 계산되었다.
이 실험사실은 산화막 개질가열처리에서의 가열온도가 400℃로 높은 경우, 알루미늄-실리콘 합금막과 화학산화막이 반응하는 결과, 화학산화막이 다른 물질로 변화하여 화학산화막의 막두께가 감소하는 것을 나타내고 있다. 따라서, 산화막 개질가열처리의 가열온도는 350℃ 이하로 하는 것이 바람직하다는 것이 명백하게 되었다. 또한, 알루미늄-실리콘 합금막과 화학산화막이 반응할 때에는, 알루미늄과 화학산화막 중의 산소원자가 반응하여 알루미나가 형성되는 일이 있다.
도 6은 X선 광전자법을 이용하여 관측한 가전자대 스펙트럼을 나타내는 그래프이다. 도 6에서, 스펙트럼(a)는 청정한 실리콘 표면의 스펙트럼이고, 스펙트럼(b)은 화학산화막 형성처리에 의해 화학산화막(5)을 형성하고, 그후에 관측한 가전자대 스펙트럼이며, 스펙트럼(c)는 화학산화막 형성처리, 금속막 형성처리 및 산화막 개질가열처리에 의해 개질 화학산화막(7)을 형성한 후, 염산으로 알루미늄-실리콘 합금막을 에칭하여 제거하고, 그 후에 측정한 가전자대 스펙트럼이다. 또한, 스펙트럼(b) 및 (c)에서는 화학산화막(5) 또는 개질 화학산화막(7)만의 가전자대 스펙트럼을 얻기 위해, 실리콘 기판(1) 상의 화학산화막(5) 또는 개질 화학산화막(7)의 스펙트럼으로부터 청정한 실리콘 표면의 스펙트럼(스펙트럼(a))을 빼내고 있다.
스펙트럼(b)에서, 화학산화막(5)의 가전자대단이 실리콘 가전자대단에서 3.8eV 낮은 에너지 위치에 존재하는 것을 알 수 있다. 또한, 화학산화막(5)의 가전자대단 근방에 숄더 피크(A)가 존재하고 있다는 것을 알 수 있다. 이 숄더 피크(A)는 OH 등의 불순물에 의한 것이라고 생각되며, 불순물이 화학산화막(5)의 밴드갭 내의 가전자대단 근방에 에너지 준위를 갖는 것을 나타내는 것이다.
스펙트럼(c)에서, 산화막 개질가열처리에 의해 화학산화막의 가전자대단이 약 0.5eV 낮은 에너지 측으로 시프트하여 실리콘 가전자대단보다 4.3eV 낮은 에너지 위치에 존재하는 것을 알 수 있다.
이 실험사실은 산화막 개질가열처리에 의해 화학산화막의 밴드갭 에너지가 크게 된 것을 나타내는 것이다. 또한, 개질 화학산화막(7)의 가전자대단 근방에는 숄더피크는 존재하지 않고, 산화막 개질가열처리에 의해 화학산화막의 밴드갭 내의 에너지의 준위가 소멸하였다는 것을 알 수 있다.
도 7은, 화학산화막의 예상되는 밴드 상태를 나타내는 밴드도이다. 또한, 이 밴드도는 단순화를 위해 플랫밴드(flat band) 상태로 나타내고 있다. 화학산화막(5)의 형성후, 산화막 개질가열처리를 행하지 않은 경우, 화학산화막(5)의 가전자대단은 실리콘 가전자대단보다 3.8eV 낮은 에너지 위치(A)에 존재한다. 또, 화학 산화막(5)의 가전자대단(A)의 근방에는 낮은 상태밀도를 가지는 에너지 상태(A')가 존재한다.
이것에 대하여, 화학산화막(5)의 형성후, 금속막 형성처리 및 산화막 개질가열처리를 행하여 개질 화학산화막(7)을 형성한 경우, 에너지 상태(A')가 소멸함과 동시에, 개질 화학산화막(7)의 가전자대단이 화학산화막(5)의 가전자대단에서 0.5eV 낮은 에너지 측으로 시프트하여, 실리콘 가전자대단 보다 4.3eV 낮은 에너지 위치(B)로 이동한다.
상술한 바와 같이, 화학산화막 형성처리 및 금속막형성처리에 의해 화학산화막(5)을 형성하고, 게다가 산화막 개질가열처리에 의해 개질 화학산화막(7)으로 개질함으로써, 화학산화막의 리크 전류밀도를 저감하는 것이 가능하다. 현시점에서는 발명자에 의해 그 원인이 해명되어 있지 않지만, 발명자가 가장 합리적이라고 생각되는 원인에 대하여, 이하로 설명한다.
산화력이 강한 초산 등을 이용하여 실리콘을 저온으로 산화하여 산화막을 형성한 경우, 고온에서의 열산화에 비교하여 계면에서의 스트레스를 저감할 수 있다고 생각된다. 그러나, 화학산화막에는 미반응 실리콘에 의한 실리콘 댕글링본드 계면 준위나 OH 등의 불순물에 의한 결함 준위가 존재한다. 따라서, 리크 전류가 계면 준위나 결함 준위를 통하여 흐른다.
수소를 포함하는 기체중에서 가열처리를 행한 경우, 금속막의 표면에서 수소가 해리하고, 원자상태 수소가 화학산화막에 주입된다. 그리고, 주입된 원자상태 수소가 계면 준위나 결함준위와 반응함으로써 이들이 제거되는 결과, 리크 전류는 이들을 통하여 흐를 수 없게 되어, 양자역학적 터널기구에 의해서만 흐르게 된다. 또한, 수소를 포함하는 기체 중에서의 가열처리에 의해 화학산화막의 밴드갭 에너지가 증대하기 때문에, 상기 양자역학적인 터널기구에 의해 흐르는 터널전류도 감소한다. 그 결과, 리크 전류밀도가 저감되게 된다고 생각된다.
이상 설명한 바와 같이, 본 실시형태의 방법에 의해 형성한 극박의 이산화실리콘막은, MOS 트랜지스터나 MOS 용량의 극박 게이트 산화막으로서 적용가능한 것은 물론이며, 이외에도 여러가지의 용도로 적용가능하다. 즉, 본 실시형태의 이산화실리콘막 형성방법에 의해 실리콘 기판 표면에 이산화실리콘막을 형성하는 공정을 포함하여 반도체 장치의 제조방법을 구성하는 것이 가능하다. 이때, 금속막(6)을 패터닝하여 반도체 장치의 전극(8) 등의 도전층으로서 사용하여도 좋고, 금속막(6)을 완전하게 제거하여 별도의 도전층을 형성하여도 좋다.
또한, 본 실시형태에서는 실리콘 기재 상에 이산화실리콘막을 형성하는 경우에 대하여 설명하였지만, 실리콘 기재 이외의 반도체 기재 표면에 산화막을 형성하는 경우에도 적용가능하다. 반도체 기재로서는 실리콘카바이드(SiC)나 실리콘게르마늄(SiGe)등을 들 수 있다.
즉, 본 발명에서의 반도체 기재 표면의 산화막 형성방법은, 반도체 기재의 표면에 약액을 작용시킴으로써, 반도체 기재의 표면에 산화막을 형성하고, 이 산화막 상에 금속원자를 포함하는 막을 퇴적하고, 이 금속원자를 포함하는 막을 퇴적한 반도체 기재를, 수소를 포함하는 기체 중에서 가열처리하는 방법이다.
또한, 본 발명에서의 반도체 기재 표면의 산화막 형성방법은, 반도체 기재의 표면에 약액의 증기를 작용시킴으로써, 반도체 기재의 표면에 산화막을 형성하고, 이 산화막 상에 금속 원자를 포함하는 막을 퇴적하며, 이 금속원자를 포함하는 막을 퇴적한 반도체 기재를, 수소를 포함하는 기체 중에서 가열처리하는 방법이다.
이들에 의해서도, 반도체 기재의 표면에 리크 전류 밀도가 낮은 고품질이고, 극박의 산화막을 형성할 수 있다. 또한, 이 반도체 기재 표면의 산화막 형성방법에 의해 반도체 기재 표면에 산화막을 형성하는 공정을 포함하여 반도체 제조방법을 구성할 수도 있다.
이들의 경우도, 상기 약액 또는 약액의 증기로서, 초산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 비등수의 군으로부터 선택되는 약액 또는 약액의 증기를 이용할 수 있다. 또한, 상기 약액 또는 약액의 증기가 물과의 공비혼합물인 공비초산, 물과의공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액 또는 약액의 증기인 것이 바람직하다.
또한, 상기 금속원자를 포함하는 막으로서, 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티탄, 및 탄탈의 군으로부터 선택되는 금속원자를 포함하는 막을 이용할 수 있다.
또, 상기 수소를 포함하는 기체로서는 수소, 또는 수소와, 질소, 아르곤, 네온, 수증기 및 산소의 군으로부터 선택되는 기체와의 혼합 기체를 이용할 수 있다.
[실시형태 2]
다음으로, 본 발명의 제2의 실시형태에 대하여 도 8(a)로부터 도 12에 기초하여 설명하면, 이하와 같다.
본 실시형태에서의 실리콘 기판상에 이산화실리콘막을 형성하는 방법에 대하여 도 8(a)~(e)에 기초하여 설명한다. 본 실시형태에서도 실시형태 1에서의 도 1(a) ~ (c)동일한 도 8(a) ~ (c)의 공정에 의해 실리콘 기판(1) 상에 화학산화막(5)을 형성한다. 또한, 실시형태 1에서의 도 1(a) ~ (c)의 공정에 관한 설명은, 본 실시형태에서의 도 8(a) ~ (c)의 공정에도 해당한다.
화학산화막(5)의 형성후, 본 실시형태에서는 금속막(6)을 형성하지 않고, 전기로 내에서 수소를 포함하는 기체 중에서 웨이퍼를 가열하였다. 여기서는, 수소와 질소와의 혼합기체(5%의 수소를 포함하는 질소) 중 450℃에서 웨이퍼를 20분간 가열하였다.
이 가열처리는 계면 준위나 결함 준위와 수소를 반응시켜, 그들을 소멸시킴으로써 화학산화막(5)의 전기특성을 향상시키기 위한 것이다. 본 실시형태에서는 금속막(6)이 형성되어 있지 않기 때문에, 실시형태 1에서의 금속막(6)에 의한 수소 분해의 작용은 얻을 수 없지만, 가열처리에서의 웨이퍼의 온도를 실시형태 1의 경우보다 높게 설정함으로써, 수소와 계면 준위나 결함 준위와의 반응을 촉진시킬 수 있다. 이 가열처리에 의한 화학산화막(5)의 막두께의 변화는 없었다. 이 가열처리의 결과, 개질된 화학산화막(17)(이하, 개질 화학산화막 또는 개질 이산화실리콘막)이 형성되었다(도 8(d)).
또한, 상기 가열처리에 이용되는 수소를 포함하는 기체로서는, 수소, 또는 수소와, 질소, 아르곤, 네온, 수증기 및 산소의 군으로부터 선택되는 기체와의 혼합기체를 들 수 있다.
따라서, 상기 가열처리는 수소와 질소와의 혼합기체 중 이외에, 예컨대, 수소중, 수소와 질소와의 혼합기체 중, 수소와 아르곤과의 혼합기체 중, 수소와 네온과의 혼합기체 중, 수소와 수증기와의 혼합기체 중, 수소와 산소와의 혼합기체 중에서 행할 수도 있다.
상기 가열처리에서의 웨이퍼의 온도는 450℃일 필요성은 없으며, 300~600℃의 온도범위이라면, 거의 동일하게 화학산화막(5)의 전기 특성을 향상시키는 효과를 얻을 수 있다. 또한, 상기 가열처리의 시간은 20분간일 필요성은 없으며, 1~120분간이라면 거의 동일하게 화학산화막(5)의 전기특성을 향상시키는 효과를 얻을 수 있다. 상기 가열처리의 시간이 1분이상이라면, 수소가 화학산화막(5)을 확산하고, 화학산화막(5)을 효과적으로 개질하는 것이 가능하다. 또한, 상기 가열처리의 시간이 120분 이하라면 디바이스 작성시간의 증가가 문제가 되기 어렵다.
이와 같이, 본 방법에 의하면, 수소를 포함하는 기체 중에서의 가열처리에 의해 화학산화막(5)을 개질할 수 있으므로, 반드시 산화분위기에서의 가열처리를 동반할 필요는 없으며, 화학산화막의 막두께가 증대하기 어려워, 막두께의 제어성이 좋다.
게다가, 수소를 포함하는 기체중에서의 가열처리는 비교적 저온에서도 효과를 얻을 수 있으므로, 산소등이 혼입되어 있다고 해도 산화막의 막두께가 증가하기 어려우므로, 막두께의 제어성이 좋다.
또, 의식적으로 막두께를 증대시키고 싶은 경우에는, 상기와 같이 수소를 포함하는 기체로서 수소와 수증기와의 혼합기체나, 수소나 산소의 혼합기체를 이용할 수 있다.
그리고, 개질 화학산화막(17) 및 분리영역(2)상에 금속막을 형성하고, 이어서 공지의 포토그라피 기술에 의해 금속막 상에 패터닝한 레지스트막을 형성하고, 게다가 공지의 드라이에칭 기술에 의해 금속막을 에칭하여 패터닝함으로써 전극(18)을 설치하여 MOS 다이오드를 형성하였다(도 8(e)).
다음으로, 상술한 방법에 의해 형성한 개질 화학산화막(17)의 특성에 대하여 설명한다. 또한, 특히 단정하지 않는 한 본 실시형태에 있어서, "화학산화막 형성처리"라고 할 때는 자연산화막의 제거나 세정 등을 행한 웨이퍼를 공비온도 120.7℃로 가열한 농도 68 중량%의 공비초산에 30분간 침지하는 것에 의해 실시형태 1과 동일하게 하여 화학산화막(5)을 형성하는 처리(도 8(a) ~ (c)의 처리)를 의미하고,"산화막 개질가열처리"라고 할 때는, 화학산화막 형성처리 후의 웨이퍼를 전기로에 도입하여 5%의 수소를 포함하는 질소중 450℃에서 20분간 가열하는 처리(도 8(d)의 처리)를 의미한다.
도 9는, 실시형태 1의 도 2와 마찬가지로, 인가전압과 화학산화막을 흐르는 리크 전류 밀도(측정결과)와의 관계를 나타낸 그래프이다. 또한, 도 9에 있어서 플롯(a)은 실시형태 1의 도 2에서의 플롯(a)와 동일하며, 산화막 개질가열처리를 행하고 있지 않은 화학산화막(5)상에 금속막(6)을 설치함으로써 형성된 MOS 다이오드의 리크 전류를 나타내고 있으며, 플롯(b)은 화학산화막 형성처리후, 본 실시형태의 산화막 개질처리를 행하여 형성한 MOS 다이오드의 리크 전류를 나타내고 있다.
플롯(a)와 (b)의 비교에 의해, 화학산화막 형성처리후에 본 실시형태의 산화막 개질가열처리를 행함으로써 리크 전류 밀도가 대폭적으로 감소하고, 인가전압 1V시의 리크전류 밀도가 약 0.5A/cm2로 되어, 고온열산화법에 의한 산화막보다도 낮은 전류밀도를 달성할 수 있었다.
도 10은, 화학산화막 형성처리후에 본 실시형태의 산화막 개질가열처리를 행하여 형성한 MOS 다이오드의 전기용량과 인가전압과의 관계를 나타낸 그래프(C-V곡선)이다. 도 10의 C-V곡선에 있어서도 실시형태 1의 도 3 중의 곡선(b)과 마찬가지로, 산화막 개질가열처리를 행하지 않은 화학산화막(5)에 존재하는 숄더가 존재하고 있지 않다. 이것은 본 실시형태의 산화막 개질가열처리에 의해, 결함준위나 계면준위가 소멸한 것을 나타내고 있다.
도 11은, 화학산화막 형성처리 및 산화막 개질가열처리를 행하여 형성한 MOS 다이오드에 대하여, 산화막 개질가열처리의 가열온도를 변화시킨 경우의 리크 전류밀도의 변화를 나타내는 그래프이다. 도 11의 결과는, 인가전압을 1V로 설정한 때의 리크 전류밀도에 관한 것이며, 산화막 개질가열처리를 행하지 않은 경우의 리크 전류밀도를 1로 한 때의 상대치(상대 리크전류밀도)를 나타내는 것이다.
도 11에서, 산화막 개질가열처리에서의 가열온도는 450℃로 한정되지 않으며, 300~600℃의 온도범위로 설정함으로써 리크 전류밀도가 감소하는 것을 알 수 있다. 또한, 가열온도를 350~500℃의 범위내로 설정함으로써 리크 전류밀도가 산화막 개질가열처리를 행하지 않는 경우의 50% 이하로 감소하여, 개질 화학산화막(17)의 전기특성이 대폭적으로 향상하는 것을 알 수 있다.
또한, 산화막 개질가열처리에서의 가열온도가 500~600℃의 경우에는, 결함 준위나 계면 준위가 효과적으로 소멸하지 않아, 리크 전류의 저감정도는 적게 되어 있다. 이것에 대하여, 산화막 개질가열처리에서의 가열온도가 350~500℃인 경우에는, 결함 준위나 계면 준위가 효과적으로 소멸하여 리크 전류밀도가 대폭적으로 저감한다.
도 12는, 화학산화막 형성처리, 가열온도를 600℃로 변경한 산화막 개질가열처리를 행하여 형성한 MOS 다이오드의 전기용량과 인가전압과의 관계를 나타낸 C-V곡선이다. 도 12의 C-V곡선에 있어서도 실시형태 1의 도 3 중의 곡선(a)와 마찬가지로, 산화막 개질 가열처리를 행하지 않은 화학산화막(5)에 존재하는 숄더가 존재하고 있다. 이것은 600℃의 고온가열처리에서는 결함 준위나 계면 준위가 효과적으로 소멸하지 않는다는 것을 나타내고 있다.
또, 다른 다양한 가열온도에서 산화막 개질가열처리를 행하는 실험을 행한 결과, 530℃ 이상에서는 C-V곡선에 숄더가 발생하고, 결함 준위나 계면 준위가 효과적으로 소멸하고 있지 않다는 것을 알 수 있었다. 이들의 결과는, 산화막 개질가열처리를 500℃ 이하로 행할 필요가 있는 것을 나타내는 것이다.
상기 배경기술에 있어서 설명한 특허문헌 1에 개시된 방법에서는, 산화막 형성후, 질소등의 불활성 가스 중에서 가열하는 것에 의해 산화막을 개질하고 있지만, 이 경우, 고온에서의 가열처리에 의해 실리콘/산화막 계면의 스트레스를 완화하는 것으로, 계면 준위를 소멸시키게 된다. 따라서, 일반적으로는 900℃ 정도의 고온이 필요하게 되어버린다.
이것에 대하여, 본 실시형태의 방법에서는 수소 분위기 중에서의 산화막 개질 가열처리를 행함으로써 계면 준위나 결함 준위와 수소를 반응시켜 Si-H결합을 형성하는 것으로, 계면 준위나 결함 준위를 소멸시킬 수 있다. 이 경우, 산화막 개질 가열처리의 온도가 350℃ 보다 낮으면, 계면 준위나 결함 준위와 수소와의 반응에 의한 Si-H결합을 형성하는 것이 곤란하게 된다. 또, 산화막 개질 가열처리의 온도가 500℃보다 높으면 형성된 Si-H결합이 절단되어, 재차 계면 준위나 결함 준위가 생성되어버리게 된다. 따라서, 효과적으로 계면 준위나 결함 준위를 소멸시키기 위해서는 산화막 개질가열처리의 온도를 350~500℃로 설정하는 것이 바람직하다.
도 13은, 실리콘 기판(1)상에 형성한 화학산화막의 실리콘 원자 2p 궤도로부터의 X선 광전자스펙트럼을 나타내는 그래프이다. 도 13에서 스펙트럼(a)은 화학산화막 형성처리에 의해 화학산화막(5)을 형성하고, 그 후에 관측한 X선 광전자 스펙트럼이며, 스펙트럼(b)은 화학산화막 형성처리후, 수소와 질소의 혼합기체(5%의 수소를 포함하는 질소) 중 450℃에서 20분 가열하는 산화막 개질가열처리를 행한 후에 관측한 X선 광전자 스펙트럼이다.
도 13에서의 피크(1)는 실리콘 기판(1)의 실리콘 원자 2p 궤도로부터의 광전자에 의한 것이며, 피크(2)는 화학산화막(5) 또는 개질 화학산화막(17)으로부터의 실리콘 원자 2p 궤도로부터의 광전자에 의한 것이다. 피크(1)에 대한 피크(2)의 면적 강도비로부터 화학산화막(5) 및 개질 화학산화막(7)의 막두께를 계산하였다. 또한, 계산방법은 실시형태 1의 경우와 동일하다.
화학산화막의 형성후, 산화막 개질가열처리를 행하지 않은 경우(스펙트럼(a)에 대응)의 화학산화막(5)의 막두께는 1.4nm로 계산되었다. 또한, 화학산화막의 형성후, 산화막 개질가열처리를 행한 경우(스펙트럼(b)에 대응)의 개질 화학산화막(17)의 막두께도 1.4nm로 계산되었다. 이 실험결과에서 450℃에서의 산화막 개질가열처리에 의해서는 산화막이 거의 성장하지 않는 것을 알 수 있다. 동일한 실험에 의해 산화막 개질가열처리의 온도를 300~600℃의 온도범위에서 변화시켰다 해도 개질 화학산화막(17)의 막두께가 거의 증가하지 않는다는 것을 알 수 있었다.
이상 설명한 바와 같이, 본 실시형태의 방법에 의해 형성한 극박의 이산화실리콘막은 실시형태 1의 경우와 마찬가지로, MOS 트랜지스터나 MOS 용량의 극박 게이트 산화막으로서 적용가능한 것은 물론이며, 이외에 여러가지 용도로 적용가능하다. 즉, 본 실시형태의 이산화실리콘막 형성 방법에 의해 실리콘 기판 표면에 이산화실리콘막을 형성하는 공정을 포함하여 반도체 장치의 제조방법을 구성하는 것이 가능하다.
[실시형태 3]
다음으로, 본 발명의 제3의 실시형태에 대하여 도 14에 기초하여 설명하면 다음과 같다.
근래, 개발이 진행되고 있는 플렉서블한 액정 디스플레이를 제조하기 위해서는, PET등의 유기물의 기판 상에 TFT를 형성할 필요가 있다. 그것을 위해서는 TFT를 200℃이하의 저온에서 형성하지 않으면 안된다.
또한, 상기와 같은 TFT에서는 일반적으로 게이트 전극에 비교적 높은 전압을 인가한다. 따라서, TFT의 게이트 산화막으로서의 이산화실리콘막은, 절연파괴를 일으키지 않기 때문에 어느 정도의 두께가 필요하게 된다.
종래, TFT의 게이트 산화막으로서의 이산화실리콘막은 CVD법에 의한 퇴적에 의해 형성되고 있었다. 그렇지만, CVD법에 의해 이산화실리콘막을 퇴적하기 위해서는 기판을 400~500℃ 정도로 고온가열할 필요가 있다. 그때문에, CVD법에 의한 이산화실리콘막의 퇴적은 플렉서블한 액정 디스플레이의 제조에서의 TFT의 형성에는 부적합하다.
여기서, 200℃ 이하의 저온에서 산화막을 형성하는데는, 실시형태 1에서 설명한, 약액의 증기에 노출시킴으로써 화학산화막을 형성하는 방법을 적절하게 이용할 수 있다.
즉, 표면에 실리콘막을 형성한 PET기판을, 약액의 증기에 노출시키고, 가열함으로써 실리콘막 표면에 화학산화막(이산화실리콘막)을 형성할 수 있다.
약액의 증기로서는, 초산, 황산, 오존 용해수(오존을 수십 ppm 용해시킨 용해수), 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 물의 군으로부터 선택되는 약액의 증기를 이용할 수 있다.
이중에서도, 초산, 황산, 과염소산 등의 강산의 증기를 이용하는 것이 바람직하다. 강산의 증기를 이용함으로써, 200℃ 이하의 저온에서 실리콘막을 산화하여 2nm이상의 화학산화막을 용이하게 형성하는 것이 가능하다.
게다가, 약액의 증기로서는 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액의 증기를 이용하는 것이 바람직하다. 공비상태에서는 약액의 증기의 농도가 시간적으로 변화하기 어렵고, 형성하는 화학산화막의 막두께를 재현성 좋게 제어할 수 있기 때문이다.
또한, 표면에 실리콘막을 형성한 PET기판을 약액의 증기에 노출할 때의 기판온도는 50~200℃의 범위인 것이 바람직하다. 이 온도를 50℃ 이상으로 함으로써, 산화속도를 효과적으로 상승시키는 것이 가능하며, 1nm이상의 막두께의 화학산화막(5)을 용이하게 형성할 수 있다(50℃ 미만에서는 1nm이상의 막두께의 화학산화막(5)을 형성하는 것이 곤란하게 된다). 또한, 상기 온도를 200℃ 이하로 하는 것은, PET 기판의 변질등을 방지하기 위함이다.
상술한 방법에 의해 형성한 화학산화막의 특성에 대하여 설명한다. 또한, 화학산화막의 특성을 조사한 다음에는, PET 기판상에 형성된 실리콘막에 있어서도, 실리콘 기판에 있어서도 동일하다고 생각되므로, 여기서는 표면에 실리콘막을 형성한 PET기판 대신에 실리콘 기판을 이용하고 있다.
도 14는, 실시형태 1과 동일하게 하여 세정한 실리콘 기판을 150℃로 가열하고, 공비초산의 증기에 30분간 노출시키는 것으로 화학산화막을 형성한 후, 실리콘 원자 2p 궤도로부터의 X선 광전자 스펙트럼을 측정한 결과를 나타내는 그래프이다. 도 14에서의 강도가 큰 피크는 화학산화막의 실리콘 2p 궤도로부터의 광전자에 의한 것이며, 2개의 약한 피크는 실리콘 기판에 의한 피크이다.
이들의 피크의 강도비에서, 실리콘 기판 상의 화학산화막의 막두께를 12nm로 구할 수 있었다. 이와 같이 약액의 증기를 이용하는 것에 의해, 150℃라고 하는 저온에서 화학산화막을 실리콘 기판상에 형성할 수 있다. 또한, 강산의 증기를 이용함으로써, 200℃ 이하의 저온에서 실리콘막을 산화하여 2nm이상의 화학산화막을 용이하게 형성할 수 있고, 게다가는 10nm이상의 화학산화막의 형성도 가능하게 된다.
또한, 본 실시형태에 의한 화학산화막의 형성방법은, 플렉서블한 액정 디스플레이에서의 TFT의 게이트 산화막의 형성에 특히 적절하게 이용할 수 있지만, 이것에 한정되지 않고, 저온에서 형성할 필요가 있는 화학산화막의 형성에 적절하게 이용할 수 있다.
또한, 발명을 실시하기 위한 최적의 형태의 항목에 있어서 구성한 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 명백하기 위한 것으로서, 그와 같은 구체예로만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있는 것이다.
본 발명은, 예컨대 반도체 집적회로 등에 이용되는 금속-산화물-반도체 디바이스, 즉, MOS(metal-oxide-semiconductor) 디바이스의 산화막, 그중에서도 MOS 트랜지스터나 MOS 용량에서의 극박 게이트 산화막이나 용량 산화막등의 형성에 이용가능한 실리콘 기재 표면의 이산화실리콘막 형성방법, 반도체 기재 표면의 산화막 형성방법 및 이들을 이용한 반도체 장치의 제조방법에 관한 것으로, 특히 리크 전류가 적은 고품질의 극박 이산화실리콘막 등을 막두께 제어성 좋게 형성할 수 있는 방법에 관한 것이다.
또한 본 발명은, 예컨대 TFT(박막 트랜지스터)에서의 이산화실리콘막을 저온에서 형성하는 것이 가능한 방법에 관한 것이다.

Claims (23)

  1. 실리콘 기재의 표면에 약액을 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 상기 이산화실리콘막상에 금속원자를 포함하는 막을 퇴적하며, 수소를 포함하는 기체중에서 상기 금속원자를 포함하는 막을 퇴적한 실리콘 기재를 가열처리하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  2. 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하며, 상기 이산화실리콘막 상에 금속원자를 포함하는 막을 퇴적하고, 수소를 포함하는 기체중에서 상기 금속원자를 포함하는 막을 퇴적한 실리콘 기재를 가열처리하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  3. 제1항에 있어서,
    상기 약액이 초산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 비등수의 군으로부터 선택되는 약액인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  4. 제1항에 있어서,
    상기 약액이 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  5. 제2항에 있어서,
    상기 약액의 증기가 초산, 황산, 오존용해수, 과산화수소수, 염산과 과산화수소수와의 혼합용액, 황산과 과산화수소수와의 혼합용액, 암모니아수와 과산화수소수와의 혼합용액, 황산과 초산과의 혼합용액, 왕수, 과염소산, 및 물의 군으로부터 선택되는 약액의 증기인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  6. 제2항에 있어서,
    상기 약액의 증기가, 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액의 증기인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  7. 제1항 내지 제6항 중 어느 한항에 있어서,
    상기 금속원자를 포함하는 막이 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티탄, 및 탄탈의 군으로부터 선택되는 금속원자를 포함하는 막인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  8. 제1항 내지 제7항 중 어느 한항에 있어서,
    상기 수소를 포함하는 기체가 수소, 또는 수소와, 질소, 아르곤, 네온, 수증기, 및 산소의 군으로부터 선택되는 기체와의 혼합기체인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  9. 제1항 내지 제8항 중 어느 한항에 있어서,
    상기 수소를 포함하는 기체 중에서의 가열처리에서 상기 실리콘 기재의 온도가 50 ~ 350℃의 범위인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  10. 제9항에 있어서,
    상기 수소를 포함하는 기체 중에서의 가열처리의 시간이, 1~120분간의 범위인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  11. 제1항 내지 제 10항 중 어느 한항에 있어서,
    상기 실리콘 기재의 표면에 이산화실리콘막을 형성하기 전에, 미리 상기 실리콘 기재 표면에 존재하는 자연산화막 또는 불순물을 제거하는 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  12. 제2항에 있어서,
    상기 실리콘 기재의 표면에 상기 약액의 증기를 작용시킬 때에, 상기 실리콘 기재를 가열하는 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  13. 제12항에 있어서,
    상기 실리콘 기재의 표면에 상기 약액의 증기를 작용시킬 때에 상기 실리콘 기재를 가열할 때의 상기 실리콘 기재의 온도가 50~500℃의 범위인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  14. 실리콘 기재의 표면에 약액을 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 수소를 포함하는 기체중에서 상기 이산화실리콘막을 형성한 실리콘 기재를 가열처리하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  15. 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하고, 수소를 포함하는 기체중에서 상기 이산화실리콘막을 형성한 실리콘 기재를 가열처리하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  16. 제14항 또는 제15항에 있어서,
    상기 수소를 포함하는 기체중에서의 가열처리에서 상기 실리콘 기재의 온도가 350~500℃의 범위인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  17. 실리콘 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 실리콘 기재의 표면에 이산화실리콘막을 형성하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  18. 제17항에 있어서,
    상기 약액의 증기가, 초산, 황산, 및 과염소산의 군으로부터 선택되는 약액의 증기인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  19. 제17항에 있어서,
    상기 약액의 증기가, 물과의 공비혼합물인 공비초산, 물과의 공비혼합물인 공비황산, 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택되는 약액의 증기인 것을 특징으로 하는 실리콘 기재 표면의 이산화실리콘막 형성방법.
  20. 제1항 내지 제19항 중 어느 한항의 실리콘 기재 표면의 이산화실리콘막 형성방법에 의해 실리콘 기재 표면에 이산화실리콘막을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  21. 반도체 기재의 표면에 약액을 작용시킴으로써, 상기 반도체 기재의 표면에 산화막을 형성하고, 상기 산화막상에 금속원자를 포함하는 막을 퇴적하며, 수소를 포함하는 기체중에서 상기 금속원자를 포함하는 막을 퇴적한 반도체 기재를 가열처리하는 반도체 기재 표면의 산화막 형성방법.
  22. 반도체 기재의 표면에 약액의 증기를 작용시킴으로써, 상기 반도체 기재의 표면에 산화막을 형성하고, 상기 산화막 상에 금속원자를 포함하는 막을 퇴적하며, 수소를 포함하는 기체중에서 상기 금속원자를 포함하는 막을 퇴적한 반도체 기재를 가열처리하는 반도체 기재 표면의 산화막 형성방법.
  23. 제21항 또는 제22항의 반도체 기재 표면의 산화막 형성방법에 의해 반도체 기재 표면에 산화막을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
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