KR20040111437A - 에칭방법 - Google Patents

에칭방법 Download PDF

Info

Publication number
KR20040111437A
KR20040111437A KR10-2004-7015177A KR20047015177A KR20040111437A KR 20040111437 A KR20040111437 A KR 20040111437A KR 20047015177 A KR20047015177 A KR 20047015177A KR 20040111437 A KR20040111437 A KR 20040111437A
Authority
KR
South Korea
Prior art keywords
etching
gas
ratio
material film
area
Prior art date
Application number
KR10-2004-7015177A
Other languages
English (en)
Other versions
KR100604395B1 (ko
Inventor
오가와가즈토
이나자와고이치로
하야시히사타카
오히와도쿠히사
Original Assignee
동경 엘렉트론 주식회사
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사, 가부시끼가이샤 도시바 filed Critical 동경 엘렉트론 주식회사
Publication of KR20040111437A publication Critical patent/KR20040111437A/ko
Application granted granted Critical
Publication of KR100604395B1 publication Critical patent/KR100604395B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은, 무기재료막을 마스크로 해서 유기재료막을 에칭하는 경우에, 에칭패턴에 대응해서 높은 에칭레이트를 유지하면서도 양호한 에칭형상으로 양호한 면내균일성으로 또한 무기재료막의 막벗겨짐이 생기지 않고 에칭할 수가 있는 에칭방법을 제공하기 위한 것이다.
본 발명은, 처리용기(1) 내에서 에칭가스의 플라즈마에 의해 무기재료막을 마스크로 해서 피처리체에 형성된 유기재료막을 에칭함에 있어, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴의 경우에는, 에칭가스로서 NH3가스와 O2가스를 함유한 혼합가스를 이용하고, 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴의 경우에는 에칭가스로서 NH3가스를 이용하도록 한다.

Description

에칭방법{METHOD OF ETCHING}
최근, 반도체장치는 한층 더 고집적화가 요구되고 있기 때문에, 보다 미세한 패턴을 형성할 것이 요구되고 있다. 이와 같은 요구를 만족시켜줄 포토리소그래피 공정에서는, 미세패턴에 대응해서 고해상도를 얻기 위해, 드라이에칭에 의한 패턴형성시에 반도체웨이퍼 상에 형성되는 레지스트막을 얇게 형성할 필요가 있게 된다.
그러나, 미세패턴에 대응해서 레지스트막을 얇게 하면, 레지스트막에 대한 피에칭막의 에칭선택비가 충분하게 되지 않아, 양호한 패턴을 형성하기 어렵다고 하는 문제가 있다.
그 때문에, 종래부터 이와 같은 불합리를 해소하는 기술로서 다층레지스트가 쓰여지고 있다. 이 다층레지스트의 예로는, 피에칭막 상에 하층 레지스트막으로 되는 유기재료막을 형성하고, 그 위에 무기재료막인 SOG(스핀·온·그라스)막을 형성하고, 다시 그 위에다 상층 레지스트막으로 되는 감광성 레지스트막을 형성한 것을 들 수 있다.
이와 같은 구조에서, 먼저 상층의 감광성 레지스트막에 노광(露光) 및 현상(現像)으로 레지스트패턴을 형성하고, 이 패턴화된 감광성 레지스트막을 마스크로 해서 SOG막을 에칭한 다음, SOG막을 마스크로 해서 하층 레지스트막인 유기재료막을 에칭하고, 마지막으로 SOG 및 유기재료막을 마스크로 해서 피에칭막을 에칭하게 된다.
이와 같은 일련의 에칭에서, SOG막을 마스크로 해서 하층 레지스트막인 유기재료막을 에칭하는 경우, 종래에는, N2/02가스계에 의해 실시되고 있었으나, 에칭레이트가 충분하다고는 할 수 없었다.
이와 같은 문제점에 대해 일본국 특개평1-280316호 공보에는, 이와 같은 다층에칭의 에칭가스로 NH3를 함유한 가스를 이용함으로써 에칭레이트가 높아지도록 한 것이 개시되어 있다.
그러나, 상기 특개평1-280316호 공보에 개시된 기술에서는, 에칭가스와 에칭패턴과의 조합에 따라서는, 높은 에칭레이트가 얻어지지 않는 경우가 있고, 또 CD시프트의 제어성이 나쁘며, 에칭의 형상이 보잉형상이라고 하는 에칭형상의 문제나, 에칭의 면내균일성이 나쁘다고 하는 문제가 생기는 경우가 있었다. 더욱이, 에칭패턴의 개구율(開口率)이 작은 경우에는 SOG막이 벗겨지기 쉽다고 하는 문제가 생기는 경우가 있었다. 그리고, 이들 문제는 다층레지스트의 경우에 한하지 않고, 무기재료막을 마스크로 해서 유기재료막을 에칭할 때에도 생기는 것이다.
본 발명은, 반도체웨이퍼와 같은 피처리체에 형성된 유기재료막을 무기재료막으로 플라즈마 에칭하는 에칭방법에 관한 것이다.
도 1은, 본 발명에 따른 방법을 실시하기 위한 마그네트론 RIE 플라즈마 에칭장치를 나타낸 단면도,
도 2는, 도 1의 장치의 챔버 주위에 배치된 상태의 다이폴링자석을 모식적으로 나타낸 수평단면도,
도 3은, 챔버 내에 형성되는 전계 및 자계를 설명하기 위한 모식도,
도 4는, 본 실시예의 에칭대상인 다층레지스트가 형성된 구조의 1예를 나타낸 단면도,
도 5는, 본 실시예의 에칭대상인 다층레지스트가 형성된 구조의 다른 예를 나타낸 단면도,
도 6은, 보잉을 설명하기 위한 도면,
도 7은, 라인·앤드·스페이스 형상의 Dense와 Isolate를 설명하기 위한 도면,
도 8 은, 라인·앤드·스페이스 형상의 에칭에서, 에칭가스의 레지던스타임을 변화시킨 경우의 에칭레이트 및 그 균일성을 나타낸 도면,
도 9는, 라인·앤드·스페이스 형상 에칭에서, 지지테이블의 온도를 변화시킨 경우의 에칭레이트 및 그 균일성을 나타낸 도면,
도 10은, 라인·앤드·스페이스 형상의 에칭에서, 지지테이블 온도를 변화시킨 경우의, Dense와 Isolate의 CD시프트를 나타낸 도면,
도 11은, 지지테이블의 온도를 40℃로 해서 라인·앤드·스페이스 형상 에칭을 실시하는 경우에, 에칭가스의 O2비율을 변화시켰을 때의 에칭레이트 및 그 균일성을 나타낸 도면,
도 12는, 지지테이블 온도를 40℃로 해서 라인·앤드·스페이스 형상의 에칭을 실시하는 경우에, 에칭가스의 O2비율을 변화시켰을 때의 Dense와 Isolate의 CD시프트를 나타낸 도면,
도 13은, 홀 형상 에칭에서, 지지테이블의 온도를 변화시킨 경우의 에칭레이트 및 그 균일성을 나타낸 도면이다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 무기재료막을 마스크로 해서 유기재료막을 에칭하는 경우에, 에칭패턴에 대응해서 높은 에칭레이트를 유지하면서도, 양호한 에칭형상으로, 양호한 면내균일성으로 또한 무기재료막의 박리(剝離)가 생기지 않게 에칭할 수가 있는 에칭방법을 제공하는 것을 목적으로 한다.
이에 본 발명자 등은, 상기와 같은 과제를 해결하기 위해 연구를 거듭한 결과, 피처리체에 형성된, 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴의 경우와, 40% 미만인 에칭패턴의 경우에서는 최적인 에칭가스를 달리하여, 전자의 경우에는 NH3가스와 02가스를 함유한 혼합가스를 이용하고, 후자의 경우에는 NH3가스를 이용함으로써, 높은 에칭레이트를 유지하면서도, 양호한 에칭형상으로 또한 양호한 면내균일성으로 무기재료의 막이 벗겨지지 않는 유기재료막을 에칭할 수가 있음을 알아내었다. 또, 에칭가스의 레지던스타임을 조정함으로써 에칭의 균일성이 한층 향상된다는 것도 알아내었다.
즉, 본 발명의 제1관점에서는, 처리용기 내에서 에칭가스의 플라즈마에 의해 무기재료막을 마스크로 해서 피처리체에 형성된 유기재료막을 에칭함에 있어, 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴의 경우에는 에칭가스로서 NH3가스와 02가스를 함유한 혼합가스를 이용하고, 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴의 경우에는 에칭가스로서 NH3가스를 이용하도록 된 것을 특징으로 하는 에칭방법을 제공하는 것이다.
상기 에칭방법에서, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로40% 이상인 에칭패턴으로 피처리체를 에칭하는 경우에는, 피처리체를 지지하는 지지체의 온도를 40 ~ 80℃로 해서 에칭을 실시하고, 상기 에칭에 의해 개구시킬 영역의 비율이 면적비로 40% 미만인 에칭패턴으로 피처리체를 에칭하는 경우에는, 피처리체를 지지하는 지지체의 온도를 -20 ~ 40℃로 해서 에칭을 실시하는 것이 바람직하다. 또, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴으로 피처리체를 에칭하는 경우에는, 상기 에칭가스의 레지던스타임이 4 ~ 10msec이고, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴으로 피처리체를 에칭하는 경우에는, 상기에칭가스의 레지던스타임이 100msec 이하인 것이 바람직하다.
또, 본 발명의 제2관점에서는, 피처리체에 형성된, 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 유기재료막을, NH3가스와 02가스를 함유한 혼합가스를 이용한 에칭가스의 플라즈마에 의해 무기재료막을 마스크으로 해서 에칭하는 공정과, 다른 피처리체에 형성된 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 유기재료막을 NH3가스를 이용한 에칭가스의 플라즈마에 의해 무기재료막을 마스크로 해서 에칭하는 공정을 동일한 처리용기 내에서 실시하는 것을 특징으로 하는 에칭방법을 제공하는 것이다.
이와 같이, 피처리체의 유기재료막의 개구율의 상위에 따라 에칭가스를 구분해서 사용하고, 또 동일한 처리용기 내에서 에칭처리를 실시함으로써, 개구율이 다른 에칭패턴 형상을 가진 복수의 피처리체를 에칭가스를 바꾸주기만 하면 다른 처리조건을 크게 바꾸지 않고 실시할 수가 있게 된다. 따라서, 여러가지 에칭패턴 형상의 유기재료막을 가진 복수의 피처리체를 1개의 처리용기 내에서 양호한 에칭형상으로, 또한 무기재료막의 벗겨지는 문제가 생기지 않고, 높은 에칭레이트이면서 면내균일성도 양호하고, 또 효율적으로 에칭을 할 수가 있게 된다.
이와 같은 구성에서, 상기 2개의 에칭공정은, 피처리체를 지지하는 지지체의 온도를 20 ~ 40℃로 해서 실시되는 것이 바람직하다. 또, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 유기재료막의 에칭은, CD시프트의 절대치가 6nm 이하가 되도록 NH3/O2유량비를 설정해서 실시하고, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 유기재료막의 에칭은, CD시프트의 절대치가 6nm 이하가 되도록 NH3가스의 레지던스타임을 설정해서 실시하는 것이 바람직하다.
상기 어느 구성에 있어서도, 상기에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴으로는, 라인 앤드 스페이스 형상을 들수가 있고, 상기에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴으로는 홀 형상을 들 수가 있다.
또, 상기 무기재료막으로는, 실리콘산화물을 주성분으로 하는 것을 이용할 수가 있다. 더욱이, 상기 유기재료막으로는, low-k막이 적합하다. 또한, 상기 피처리체로는, 상기 유기재료막의 아래에 당해 유기재료막을 마스크로 해서 에칭되어야 할 하지(下地) 피에칭막을 가진 구조의 것으로 할 수가 있다. 이 하지피에칭막은, SiO2, SiON, SiN, SiOC 및 SiC로 이루어진 군(群)에서 선택된 적어도 1종류로 이루어진 것으로 할 수가 있게 된다.
그리고, 상기 어느 구성에 있어서도, 플라즈마를 생성하는 기구는, 서로 대향하는 1쌍의 전극 사이에 고주파전계를 형성시켜 플라즈마를 생성하는 용량결합형(容量結合型)인 것이 바람직하다. 또한, 전극 사이에 전계(電界)와 직교(直交)하는 자장(磁場)을 형성하면서 에칭을 실시하는 것이 바람직하다.
이하, 첨부도면을 참조해서 본 발명의 실시예에 대해 설명한다. 여기서는, 마그네트론 RIE 플라즈마 에칭장치를 이용해서 무기재료막을 마스크로 해서 유기재료막을 에칭하는 본 발명의 방법을 실시하는 예에 대해 설명한다.
먼저, 본 발명을 실시하기 위한 장치에 대해 설명한다. 도 1은, 본 발명을 실시하기 위한 장치의 1예인 마그네트론 RIE 플라즈마 에칭장치를 나타낸 단면도이다. 이 에칭장치는, 기밀하게 구성되고, 작은 직경의 상부(1a)와 큰 직경의 하부(1b)로 이루어진 단차를 가진 원통형상을 이루며, 벽부가 예컨대 알루미늄제의 챔버(처리용기; 1)를 갖도록 되어 있다.
이 챔버(1) 내에는, 피처리체인 반도체웨이퍼(이하, 단지「웨이퍼」라고 함; W)를 수평으로 지지하는 지지테이블(2)이 갖춰져 있다. 이 지지테이블(2)은 예컨대 알루미늄으로 구성되어 있고, 절연판(3)을 매개로 해서 도체의 지지대(4)에 지지되도로 되어 있다. 또, 상기 지지테이블(2) 위쪽의 외주에는 도전성 재료로서, 예컨대 단결정실리콘으로 형성된 포커스링(5)이 갖춰져 있다. 상기 지지테이블(2)과 지지대(4)는, 볼나사(7)를 포함한 볼나사기구에 의해 승강할 수 있도록 되어 있고, 지지대(4) 하부의 구동부분은, 스테인레스강(SUS)으로 만들어진 벨로오즈(8)로 덮여져 있다. 이 벨로오즈(8)의 외측에는 벨로오즈커버(9)가 마련되어 있다. 한편, 상기 포커스링(5)의 외측에는 배플판(baffle plate; 10)이 설치되어 있는바, 이 배플판(10)과 지지대(4), 벨로오즈(8)를 통해 챔버(1)와 도통하도록 되어 있다. 상기 챔버(1)는 접지되어 있다.
챔버(1)의 하부(1b) 측벽에는, 배기포트(11)가 형성되어 있는바, 이 배기포트(11)에는 배기계(排氣系; 12)가 접속되어 있다. 그리고, 이 배기계(12)의 진공펌프를 작동시켜줌으로써 챔버(1) 내를 소정의 진공도(眞空度)까지 감압할 수 있도록 되어 있다. 한편, 챔버(1) 하부(lb)의 측벽 위쪽에는, 반도체웨이퍼(W)의 반입출구(搬入出口)를 개폐하는 게이트밸브(13)가 갖춰져 있다.
상기 지지테이블(2)에는, 정합기(整合器; 14)를 매개로 해서 플라즈마 형성용 고주파전원(15)이 접속되어 있는바, 이 고주파전원(15)에서 13.56MHz 이상의 소정 주파수(예컨대, 13,56Hz, 40MHz)의 고주파전력이 지지테이블(2)에 공급되도록 되어 있다. 한편, 지지테이블(2)에 대향해서 그 위쪽에는 다음에 상세히 설명되는 샤워헤드(20)가 서로 평행하도록 설치되어 있는바, 이 샤워헤드(20)는 접지되어 있다. 따라서, 지지테이블(2) 및 샤워헤드(20)는 1쌍의 전극으로서 기능하게 된다. 한편, 이들 전극 사이의 거리는 50mm 미만인 것이 바람직하다.
상기 지지테이블(2)의 표면상에는 웨이퍼(W)를 정전흡착(靜電吸着)해서 보유지지하기 위한 정전척(6)이 갖춰져 있다. 이 정전척(6)은 절연체(6b) 사이에 전극(6a)이 개재된 구조로 되어 있는바, 이 전극(6a)에는 직류전원(16)이 접속되어 있다. 그리고 상기 전극(6a)에는 직류전원(16)으로부터 전압이 인가됨으로써, 정전력 예컨대 크론력에 의해 웨이퍼(W)가 흡착되게 된다.
지지테이블(2)의 내부에는, 냉매실(17)이 형성되어 있고, 이 냉매실(17)에 냉매가 냉매도입관(17a)을 거쳐 도입된 후 냉매 배출관(17b)에서 배출되어 순환하게 되는바, 그 냉열이 지지테이블(2)을 매개로 해서 웨이퍼(W) 대해 전열(傳熱)되게 됨으로써 웨이퍼(W)의 처리면이 소망하는 온도로 제어될 수 있게 된다.
또, 챔버(1)가 배기계(12)에 의해 배기되어 진공으로 유지되어 있더라도, 냉매실(17)에서 순환되는 냉매에 의해 웨이퍼(W)를 유효하게 냉각할 수 있도록, 냉각가스가 가스도입기구(18)에 의해 그 가스공급라인(19)을 거쳐 정전척(6)의 표면과 웨이퍼(W)의 이면 사이로 도입되게 된다. 이와 같이 냉각가스가 도입됨으로써, 냉매의 냉열이 웨이퍼(W)에 유효하게 전달되어 웨이퍼(W)의 냉각효율을 높일 수가 있게 된다.
상기 샤워헤드(20)는, 챔버(1)의 천정벽 부분에 지지테이블(2)과 마주보도록 설치되어 있다. 이 샤워헤드(20)는 그 하면에 다수의 가스토출구멍(22)이 형성되어 있고, 또 그 상부에는 가스도입부(20a)를 갖도록 되어 있다.
그리고, 그 내부에는 공간(21)이 형성되어 있다. 가스도입부(20a)에는 가스공급배관(23a)이 접속되어 있고, 이 가스공급배관(23a)의 타단에는 에칭가스를 공급하는 에칭가스공급계(23)가 접속되어 있다. 에칭가스공급계(23)는, NH3가스원(25)과 O2가스원(26)을 갖고 있는바, 이들 가스원들의 배관에는 매스 플로우 콘트롤러(27) 및 밸브(28)가 설치되어 있다.
그리고, 에칭가스로서의 NH3가스와 02가스가, 에칭가스공급계(23)의 각 가스공급원으로부터 가스공급배관(23a), 가스도입부(20a)를 거쳐 샤워헤드(20)의 공간(21)에 이르러 가스토출구멍(L22)에서 토출되게 된다.
한편, 챔버(l)의 상부(1a) 주위에는 동심상으로 다이폴링자석(30) 이 배치되어 있는바, 이 다이폴링자석(30)은, 도 2의 수평단면도에 도시된 것과 같이, 복수의 이방성세그먼트 주상자석(31)이 링모양 자성체의 케이싱(32)에 장착되도록 구성되어 있다. 본 예에서는, 원주상(圓柱狀)을 이루는 16개의 이방성세그먼트 주상자석(31)이 링모양으로 배치되어 있다. 도 2 중 이방성세그먼트 주상자석(31) 중에 나타내어진 화살표는 자화(磁化)의 방향을 나타낸 것으로, 이 도면에 도시된 것과같이, 복수의 이방성세그먼트 주상자석(31)의 자화방향을 조금씩 늦추어 전체적으로 한쪽을 향하는 한결같은 수평자계(B)가 형성되도록 되어 있다.
따라서, 지지테이블(2)과 샤워헤드(20) 사이의 공간에는 도 3에 모식적으로 도시된 것과 같이, 고주파전원(15)에 의해 연직방향전계(E)가 형성되고, 또 다이폴링자석(30)에 의해 수평자계(B)가 형성되어 있는바, 이와 같이 형성된 직교전자계에 의해 마그네트론방전이 생성되게 된다. 그에 따라 고에너지상태의 에칭가스의 플라즈마가 형성되어 웨이퍼(W) 상의 유기재료막이 에칭되게 된다.
다음에는, 이와 같이 구성되는 마그네트론 RIE 플라즈마 에칭장치를 이용해서 무기재료막을 마스크로 해서 유기재료막을 에칭할 때의 에칭동작에 대해 설명한다.
본 실시예에서는, 이와 같은 에칭의 예로서 다층레지스트의 에칭을 실시하는 경우에 대해 설명한다. 도 4는, 본 실시예의 에칭대상인 다층레지스트가 형성된 구조의 1예를 나타낸 단면도이고, 도 5는 그 다른 예를 나타낸 단면도이다.
도 4의 예에서는, 웨이퍼(W) 상에 형성된 피에칭층(41) 상에, 이 피에칭층(41)을 라인·앤드·스페이스 형상으로 에칭하기 위한 다층레지스트(42)가 형성되어 있다. 이 다층레지스트(42)는, 위에서부터 차례로 라인·앤드·스페이스 형상의 패턴으로 노광되어 현상된 감광성 레지스트막(43)과, 이 감광성 레지스트막(43)을 마스크로 해서 에칭된 무기재료막(44) 및 유기재료막(45)이 적층되어 구성되어 있다. 이 때의 에칭은, 먼저 감광성 레지스트막(43)을 마스크로 해서 에칭된 무기재료막(44)을 마스크로 해서 유기재료막(45)을 에칭하고, 유기재료막(45)을 마스크로 해서 피에칭층(41)을 에칭하게 된다. 이와 같은 라인·앤드·스페이스 형상의 패턴의 경우에는, 통상적으로 에칭할 때의 개구율이 전체의 40% 이상이다. 라인이 조밀하게 형성되는 경우의 개구율은 50% 정도이고, 라인간 거리가 떨어져 있는 것에서는 개구율이 90%로 된다.
도 5의 예에서는, 웨이퍼(W) 상에 형성된 피에칭층(41') 상에, 피에칭층(41)에 홀을 형성하기 위한 다층레지스트(42')가 형성되도록 되어 있다. 이 다층레지스트(42')는, 위에서부터 차례로, 다수의 홀을 가진 형상의 패턴에 노광되어 현상된 감광성 레지스트막(43')과, 이 감광성 레지스트막(43')을 마스크로 해서 에칭된 무기재료막(44') 및 유기재료막(45')이 적층되도록 구성되어 있다. 다층레지스트(42')를 이용한 에칭도 마찬가지로, 먼저 감광성 레지스트막(43')을 마스크로 해서 에칭된 무기재료막(44')을 마스크로 해서 유기재료막(45')을 에칭하고, 유기재료막(45')을 마스크로 해서 피에칭층(41')을 에칭하게 된다. 이와 같은 홀형상 패턴인 경우에는, 통상적으로 에칭할 때의 개구율은 전체의 40% 미만이고, 30% 정도가 일반적이다.
여기서, 무기계 재료막(44, 44')으로는, 일반적인 하드마스크로 이용할 수 있는 재료면 좋지만 실리콘산화물이 적합한바, 이 경우에는 SOG막으로 구성할 수가 있다.
또, 에칭대상인 유기재료막(45, 45')은 하층 레지스트로서 기능하는 것으로, 감광성은 필요로 하지 않다. 이와 같은 유기재료막(45, 45')으로는, C 및 H를 함유한 것과, 이들에 다시 O를 더 함유한 것을 이용할 수가 있고, 하지의 피에칭층(41, 41')에 대한 에칭선택비가 높은 것이 선택되게 된다. 에칭선택비를 높게 해서 그 막두께를 얇게 하는 관점에서는 C가 많이 함유된 막이 바람직하다. 또, 이와 같은 유기재료막(45, 45')으로는, 비유전률(比誘電率)이 극히 작은 low-k막으로서 층간절연층에 쓰여지고 있는 것과 같은 Si, C, H, O를 함유한 재료를 이용할 수도 있다. 이와 같은 low-k막으로는, 예컨대, 폴리올가노실록산 가교 비스벤조시크로브텐 수지(BBCB)나 미국 다우 케미컬사의 SiLK(상품명)나 FLARE(상품명)와 같은 폴리아릴렌에텔 수지(PAE), 메틸시르세스키옥산(MSQ)과 같은 유기폴리실록산 수지 등을 들 수가 있다.
그리고, 피에칭층(41, 41')으로는, Si02, SiON, SiN, SiOC 및 SiC로 이루어진 군에서 선택된 적어도 1종류로 구성된 것이 매우 적합하다.
이와 같은 다층레지스트의 에칭에서, 감광성 레지스트막(43, 43')에 형성된 패턴을 피에칭층(41, 41')에 정확하게 전사하기 위해서는, 무기재료막(44)을 마스크로 해서 유기재료막(45, 45')을 고밀도로 에칭할 필요가 있게 된다.
상기 도 1의 장치를 이용해서, 도 4에서의 구조에서 무기재료막(44)을 마스크로 해서 유기재료막(45)을 에칭할 때는, 먼저 게이트밸브(13)를 사이를 벌리고서 이와 같은 구조를 가진 웨이퍼(W)를 챔버(1) 내로 반입하여 지지테이블(2)에다 올려놓은 후, 지지테이블(2)을 도시된 위치까지 상승시켜, 배기계(12)의 진공펌프에 의해 배기포트(11)를 거쳐 챔버(1) 내를 배기하도록 한다.
그리고, 에칭가스 공급계(23)에서 에칭가스로서 NH3가스와 02가스를 챔버(1)내로 도입한다. 그리고, NH3가스와 02가스의 유량비 NH3/02의 값을 예컨대, 4 ~ 10의 범위로 하고서, 이들 가스의 챔버(1) 내에서의 레지던스타임을 바람직하기로는 4 ~ 10msec로 해서 에칭을 실시한다.
한편, 「레지던스타임」이라 함은 에칭가스의 챔버(1) 내의 에칭에 기여하는 부분에서의 체류시간을 말하는 것으로, 웨이퍼(W) 면적에 전극 간 거리를 계측하여 구한 유효챔버체적을 V(m3)(웨이퍼 외측의 가스는 에칭에 기여하지 않으므로, 에칭에 기여하는 가스가 존재하는 부분의 체적를 이용한다), 배기속도를 S(m3/sec), 챔버 내 압력을 p(Pa), 총유량을 Q(Pa?m3/sec)로 하면, 레지던스타임(τ)은 다음 식으로 구할 수가 있다.
τ= V/S = pV/Q(sec)
이 때의 챔버(1) 내의 가스압력은 특히 한정되지 않지만, 바람직한 범위로는 1.3 ~ 6.7Pa를 채용할 수가 있다.
챔버(1) 내를 이와 같은 가스분위기로 한 상태에서, 고주파전원(15)에서 지지테이블(2)로 13.56MHz 이상의 소정의 고주파전력을 공급한다. 이 때, 웨이퍼(W)는, 직류전원(16)으로부터 정전척(6)의 전극(6a)으로 소정의 전압이 인가됨으로써 예컨대 크론력에 의해 정전척(6)에 흡착되어 보유지지됨과 더불어, 상부 전극인 샤워헤드(20)와 하부전극인 지지테이블(2) 사이에 고주파전계가 형성되게 된다. 샤워헤드(20)와 지지테이블(2) 사이에는 다이폴링자석(30)에 의해 수평자계(B)가 형성되어 있기 때문에, 반도체웨이퍼(W)가 존재하는 전극 사이의 처리 공간에는 직교전자계가 형성되고, 그에 의해 생긴 전자의 드리프트에 의해 마그네트론 방전이 생성되게 된다. 그리고 이 마그네트론방전에 의해 형성된 에칭가스의 플라즈마에 의해 웨이퍼(W)의 유기재료막이 무기재료막을 마스크로 해서 에칭되게 된다.
이 경우, 이와 같이 에칭가스로서 NH3가스와 02가스를 이용함으로써, 양호한 에칭형상이면서 높은 에칭레이트 및 양호한 에칭균일성으로 유기재료막을 에칭할 수가 있게 된다. 그리고, 앞에서 설명한 바와 같이 레지던스타임을 4 ~ 10msec로 설정함으로써, 에칭의 균일성을 한층 양호해지도록 할 수가 있게 된다.
한편, 에칭형상은 CD시프트와 실제의 단면형상으로 평가할 수가 있다. CD시프트는 에칭 후의 상태를 무기재료 마스크 위쪽에서 본 라인 또는 홀의 어긋난 양으로서, 그 절대치가 6nm 이하일 것이 요구되고 있다. 또, 실제의 단면형상은 주사형(走査型) 현미경(SEM)사진으로 파악하여 보잉이 없을 것이 요구된다. 여기서, 보잉이라 함은, 도 6a에 도시된 것과 같이 라인·앤드·스페이스 형상의 에칭에서 라인(51)의 측벽(52)이 활 모양으로 만곡되어 있는 상태, 또는 도 6b에 도시된 것과 같이 홀 형상의 에칭에서 홀(53)의 측벽(54)이 활 모양으로 만곡되어 있는 상태를 가리킨다.
또, 에칭할 때는 플라즈마의 작용에 의해 반도체웨이퍼(W)의 온도가 상승하지만, 냉매실(17)을 통해 흐르는 냉매에 의해 지지테이블(2)의 온도가 제어되게 됨으로써 웨이퍼(W)의 온도가 소정의 온도로 제어되게 된다. 온도가 너무 낮으면 라인의 소밀(疏密)에 의한 CD시프트 값의 차이(소밀차)가 크게 되고, 온도가 너무 높으면 에칭단면의 형상이 보잉형상으로 되기 때문에 지지테이블(2)의 온도는 40 ~ 80℃가 되는 것이 바람직하다.
다이폴링자석(30)은, 웨이퍼(W) 바로 위쪽의 플라즈마 밀도를 높이기 위해, 대향전극인 지지테이블(2) 및 샤워헤드(20) 사이의 처리공간에 자장을 인가하지만, 그 효과를 유효하게 발휘시키기 위해서는 처리공간에 3000μT(30 Gauss) 이상의 자장을 형성하도록 하는 강도의 자석인 것이 바람직하다.
상기 도 1의 장치를 이용해서, 도 5에서의 구조에서 무기재료막(44)을 마스크로 해서 유기재료막(45)을 에칭할 때에는, 마찬가지로 해서 웨이퍼(W)를 챔버(1) 내로 반입하고서, 챔버(1) 내를 배기한 후, 에칭가스 공급계(23)로부터 에칭가스로 NH3가스만을 챔버(1) 내로 도입하는 것이 바람직하다. 이 때의 NH3가스의 챔버(1) 내에서의 레지던스타임은, 바람직하기로는 100msec으로 해서 에칭을 실시한다. 또, 이때의 챔버(1) 내의 가스압력은 특히 한정되지 않지만, 바람직한 범위로서 10 ~ 40Pa를 채용할 수가 있다.
챔버(1) 내를 이와 같은 가스분위기로 한 상태에서, 마찬가지로 고주파전원(15)으로부터 지지테이블(2)에 13.56MHz 이상의 소정 고주파전력을 공급하여, 상부 전극인 샤워헤드(20)와 하부전극인 지지테이블(2) 사이에 고주파전계를 형성한다. 이 경우에도, 샤워헤드(20)와 지지테이블(2) 사이에 다이폴링자석(30)에 의해 수평자계(B)가 형성되어 있기 때문에, 반도체웨이퍼(W)가 존재하는 전극간의 처리공간에는 직교전자계가 형성되게 되고, 그에 따라 생겨난 전자의 드리프트에 의해 마그네트론 방전이 생성되게 된다. 그리고, 이 마그네트론 방전에 의해 형성된 에칭가스의 플라즈마에 의해 웨이퍼(W)의 유기재료막이 무기재료막을 마스크로 해서 에칭되게 된다.
이와 같이, 에칭에 의해 홀을 형성하는 경우와 같이 개구율이 40% 미만인 경우에는, 에칭가스로서 NH3가스를 단독으로 이용함으로써 양호한 에칭형상으로서 무기재료막의 벗겨지는 문제가 생기지 않고, 높은 에칭레이트 및 양호한 에칭균일성으로 유기재료막을 에칭할 수가 있게 된다. 그리고, 앞에서 설명한 것과 같이 레지던스타임을 100msec 이하로 설정함으로써, CD시프트치 및 보잉을 작게 할 수가 있게 된다. 이 경우에, 지지테이블(2)의 온도는 -20 ~ 40℃가 바람직하다. 이 범위에서 에칭형상이 양호하고, 에칭깊이에 의한 CD시프트의 차이를 작게 할 수가 있게 된다. 특히, 20℃ 이하가 양호하다.
이상과 같이, 라인·앤드·스페이스 형상의 경우와 같이 개구율이 40% 이상의 에칭을 실시하는 경우와, 홀 형상의 경우와 같이 개구율이 40% 미만인 에칭을 실시하는 경우에서는 최적인 에칭가스가 차이가 있지만, 에칭가스의 상위(相違)는 02가스가 함유되어 있는지 여부이기 때문에, 02가스의 온·오프 만으로 이들 양쪽의 모두의 공정을 동일한 챔버에서 실시할 수가 있게 된다.
이와 같이, 유기재료막의 개구율의 상위에 따라 에칭가스를 구분해서 사용하는 것만으로, 다른 처리조건을 크게 바꾸지 않고 이들 개구율이 다른 유기재료막을가진 웨이퍼(W)를 같은 챔버에서 에칭처리하기 때문에, 개구율이 다른 에칭패턴 형상을 가진 복수의 웨이퍼의 에칭처리를 효율적으로 실시 할 수 있게 된다. 따라서, 여러 가지 에칭패턴형상의 유기재료막을 가진 웨이퍼를 앞에서 설명한 것과 같이 양호한 에칭특성으로 높은 처리량으로 에칭할 수가 있게 된다.
이와 같이 에칭의 개구율이 다른 웨이퍼를 연속해서 에칭처리하는 경우에는, 높은 처리량을 유지하는 관점에서는 웨이퍼의 온도, 즉 지지테이블(2)의 온도가 양 공정에서 일정한 것이 바람직하다. 앞에서 설명한 바와 같이, 개구율이 40% 이상인 경우에는 바람직한 온도가 40 ~ 80℃이고, 개구율 40% 미만인 경우에는 바람직한 온도가 -20 ~ 40℃이어서 양자에서 차이가 나지만, 20 ~ 40℃로 되면 양자의 에칭특성을 허용범위로 할 수가 있어서, 동일 챔버 내에서 개구율이 다른 유기재료막을 가진 웨이퍼(W)를 에칭하기 위해 지지테이블(2)의 온도를 바람직한 온도로 변경하는 시간이 필요하지 않게 되어 보다 효율적으로 처리할 수가 있게 된다.
이 때, 개구율 40% 이상의 에칭을 실시하는 웨이퍼(W)에 대해서는 에칭할 때의 NH3/02유량비를 조정함으로써 에칭형상을 조정할 수가 있고, 개구율이 40% 미만의 에칭을 실시하는 웨이퍼에 대해서는 NH3가스의 레지던스타임에 의해 에칭형상을 조정할 수가 있게 된다. 따라서, 개구율 40% 이상인 에칭은 CD시프트의 절대치가 6nm 이하가 되도록 NH3/02유량비를 설정해서 실시하고, 개구율 40% 미만의 에칭은 CD시프트의 절대치가 6nm 이하가 되도록 NH3가스의 레지던스타임을 설정하면 된다.
한편, 이상의 실시예에서는 다이폴링자석을 이용해서 직교전자계를 형성시켜에칭을 실시하였으나, 자석이 필수적이지는 않다. 또, 직교전자계를 형성하기 위한 다이폴링자석이 아니고, 플라즈마를 밀폐하기 위해 웨이퍼의 주위에 자장을 형성하는 멀티폴링자석을 이용해도 좋다.
다음에는, 본 발명의 효과를 확인하는 실험에 대해 설명한다.
(1) 라인·앤드·스페이스 형상의 에칭
여기서는, 도 7a에 도시된 것과 같은 유기재료막(45)의 라인폭 및 스페이스폭이 모두 O.13㎛의 밀도가 높은 라인을 가진 형상(Dense; 개구율 50%, 이하 Den이라 함)과, 도 7b에 도시된 것과 같이 유기재료막(45)의 라인폭이 O.16㎛로서 라인이 떨어져 형성되어 있는 형상(Isolate; 개구율 90%, 이하 Iso라 함)의 양쪽의 에칭을 실시하였다.
먼저, 앞에서 설명한 도 4에 도시된 구조에서, 하드마스크로서의 SOG막(무기재료막)을 에칭한 후, 이 SOG를 마스크로 해서 하지레지스트(유기재료막)인 CT막(C가 많이 함유된 막)을 NH3가스 및 02가스의 혼합가스를 에칭가스로서 이용해서, 다이폴링자석을 갖춘 마그네트론 RIE 플라즈마 처리장치에서 에칭하였다. 이 때의 조건은, 지지테이블의 온도 : 80℃, 전극간 간극 : 27mm, NH3가스의 유량 : O.35L/min, 02가스의 유량 : 0.035L/min, 챔버 내 압력 : 4.0Pa, 고주파전력의 주파수 : 40MHz, 고주파출력 : 400W, 에칭시간 : 15% 오버에칭으로 하였다. 이 때의 에칭가스의 레지던스타임은 5.2msec이었다. 이 에칭의 결과, 에칭레이트가 307.9nm/min로 높고, 또 에칭레이트의 면내균일성도 ±1.6%로 양호하고, 에칭레이트 및 에칭의 면내균일성도 모두 양호한 결과가 얻어졌다. 또, CD시프트는, Den의 센터에서 -4nm, 엣지에서 -3nm, Iso의 센터에서 lnm, 엣지에서 -2nm로서 모두가 작고, 보잉도 발생하지 않고, 에칭형상도 양호한 것이 확인되었다.
비교를 위해, 에칭가스로서 N2가스 및 02가스를 이용해서 같은 에칭을 실시하였다. 이 때의 조건은, 지지테이블의 온도 : 40℃, 전극간 간극 : 27mm, 챔버 내 압력 : 2.7Pa, 고주파전력의 주파수 : 40MHz, 고주파출력 :400W로 하고, 최초의 30sec는 02가스만 O.05L/min로 흘리고 난 후, 34sec(15% 오버에칭)는 N2가스유량 : O.1L/min, 02가스유량 : O.01L/min로 해서 에칭을 실시하였다. 그 결과, 에칭레이트가 257.2nm/min, 에칭레이트의 면내균일성이 ± 5.1% 이고, 에칭레이트 및 에칭의 면내균일성이 상기 본 발명의 범위내의 것 보다 떨어졌다. 또, CD시프트는, Den의 센터에서 -8nm, 엣지에서 -6 nm, Iso의 센터에서 -7nm, 엣지에서 -9nm로서 CD시프트의 값이 상기 본 발명의 범위의 것 보다 컸다. 또, 보잉도 약간 발생하고 있었다.
다음에, 마찬가지의 에칭을 NH3가스 및 02가스가 혼합된 혼합가스의 레지던스타임을 변화시켜 실험을 실시하였다. 이 때의 조건은, 지지테이블의 온도 : 80℃, 전극간 간극 : 27mm, 고주파전력의 주파수 : 40MHz, 고주파출력 : 400W, 에칭시간 : 60sec로 하고, 다른 조건을 이하의 4종류로 해서 에칭을 실시하였다.
① NH3가스의 유량 : O.25L/min
02가스의 유량 : O.025L/min
챔버 내 압력 : 2.7Pa
레지던스타임 : 4.9msec
② NH3가스의 유량 : 0.35L/min
02가스의 유량 : O.035L/min
챔버 내 압력 : 4.0Pa
레지던스타임 : 5.2msec
③ NH3가스의 유량 : O.43L/min
02가스의 유량 : O.043L/min
챔버 내 압력 : 5.4Pa
레지던스타임 : 5.7msec
④ NH3가스의 유량 : O.10L/min
02가스의 유량 : O.01OL/min
챔버 내 압력 : 2.7Pa
레지던스타임 : 122msec
그 결과를 도 8에 나타내었다. 도 8a ~ 도 8e에 도시된 것과 같이, 상기 ① ~ ③의 조건에서는 레지던스타임이 5msec 전후로 짧기 때문에, 양호한 에칭균일성이 얻어지고, 에칭레이트도 300nm/min 이상으로 높았지만, 도 8d에 도시된 것과 같이 상기 ④의 조건에서는 레지던스타임이 10msec를 넘고 있기 때문에 에칭의 균일성이 낮고, 에칭레이트도 253.2nm/min로서 낮은 값으로 되었다. 또, 상기 ① ~ ③ 중에서는, 레지던스타임이 5.2sec인 ②가 가장 균일성이 좋았다.
다음, 에칭할 때의 온도의 영향에 대해 조사하였다. 여기서는, 상기 실험에 이용한 다이폴링자석을 멀티폴로 바꾸어 에칭을 실시하였다. 이 때의 조건은, 전극간 갭 :27mm, NH3가스의 유량 : O.35L/min, 02가스의 유량 : O.035L/min, 챔버 내 압력 : 4.0Pa, 고주파 전력의 주파수 : 40MHz, 고주파 출력 : 400W, 에칭시간 : 15% 오버에칭으로 하고, 지지테이블의 온도를 20℃, 50℃, 80℃로 변화시켰다. 에칭가스의 레지던스타임은 5.2msec이었다. 그 때의 에칭레이트 및 에칭균일성을 도 9에 나타내었다. 이 도면에 도시된 것과 같이, 에칭레이트는 온도에 의해 의미가 있는 차이는 볼 수 없지만, 에칭 균일성은 20℃가 다른 온도 보다 낮은 값으로 되었다. 또, 도 10에 도시된 것과 같이, 온도가 낮을수록 Den과 Iso의 CD시프트의 차이(소밀차)가 크게 되는 경향을 볼 수 있었다. 이들 도면에서, 지지테이블온도는 80℃ 부근이 양호한 것을 확인할 수 있었다. 한편, 80℃를 넘으면 보잉이 발생하기 때문에 바람직하지 않다.
뒤에 설명되듯이, 라인·앤드·스페이스 형상을 에칭하는 웨이퍼와, 홀 형상을 에칭하는 웨이퍼를 동일 챔버에서 동일 온도로 에칭처리하는 경우에는, 지지테이블 온도를 20 ~ 40℃로 하는 것이 바람직하지만, 도 10에 도시된 것과 같이, 앞에서 설명한 조건에서는 40℃의 경우에 Iso의 CD시프트가 크게 되어버린다. 그 때문에, NH3/O2비율을 변화시켜 실험을 실시하였다. 먼저, 다이폴링자석을 이용한 장치로 전극간 간극 : 27mm, 챔버 내 압력 : 4.0Pa, 고주파 전력의 주파수 : 40 MHz, 고주파 출력 : 400W, 에칭시간 : 15% 오버에칭, 지지테이블온도 : 40℃의 조건에서, ① NH3가스유량 : O.35L/min, 02가스 유량 0.0351/min(02가스비율 : 9.1%, 레지던스타임 : 5.2msec), ② NH3가스유량 : O.35L/min, 02가스유량 O.0451/min(02가스 비율 : 11.4%, 레지던스타임 : 5.1msec), ③ NH3가스 유량 : O.25L/min, 02가스유량 O.050L/min(02가스비율 : 16.7%, 레지던스타임 : 6.7msec)의 3가지 조건에서 에칭을 실시하였던바, 이하와 같이 하였다.
① 에칭레이트 : 352.7nm/min
에칭균일성 : ±1.7
CD시프트 :
Den(센터/엣지)에서 -1/5nm
Iso(센터/엣지)에서 14/19nm
② 에칭레이트 : 355.1nm/min
에칭균일성 : ±1.3
CD시프트 :
Den(센터/엣지)에서 3/6nm
Iso(센터/엣지)에서 15/20nm
③ 에칭레이트 : 35O.9nm/min
에칭 균일성 : ±3.3
CD시프트 :
Den(센터/엣지)에서 O/lnm
Iso(센터/엣지)에서 8/10nm
이와 같이, ③의 조건이 가장 좋았으나, CD시프트의 소밀차가 충분하다고는 할 수 없었다.
다음에는, 다시 NH3/02비율을 변화시켰다. 즉, ④ NH3가스유량 : O.245L/min, 02가스의 유량 O.0551/min(02가스비율 : 18.3%, 레지던스타임 : 6.7msec), ⑤ NH3가스유량 : 0.24L/min, 02가스유량 O.060L/min(02가스비율 : 20.0%, 레지던스타임 : 6.7msec)에서 에칭을 실시하였다. ③ ~ ⑤를 비교한 결과를 도 11 및 도 12에 나타내었다. 도 11은 에칭레이트 및 그 균일성을 나타낸 도면인바, 이 도면에 도시된 것과 같이 에칭레이트 및 그 균일성은 모두 양호하였다. 또, 도 12는 이들 CD시프트를 나타낸 도면인바, 02가스비율이 16.7%인 ③은 CD시프트의 소밀차가 큰데 대해, 02가스 비율이 18.3%인 ④ 및 20%인 ⑤는 CD시프트의 소밀차가 ③보다도 양호하였다. 그 중에서도 ④에서는 Den 및 Iso 모두에서 CD시프트의 절대치가 6nm 이하로서 양호하였다. 단, ⑤는 CD시프트의 소밀차는 크지 않지만, 보잉이 생기는 경향에 있었다. 이 결과에서, 라인·앤드·스페이스 형상의에칭을 40℃에서 실시하는 경우에는, 에칭가스의 02가스비율을 18% 정도까지 높이는 것이 유효함을 확인할 수 있었다.
(2) 홀 형상의 에칭
여기서는, 짧은 직경이 O.13㎛, 긴쪽 직경이 O.27㎛인 타원형 단면형상을 가진 홀 형상 에칭을 실시하였다.
먼저, 앞에서 설명한 도 5에 도시된 구조에서, 하드마스크로 SOG(무기재료막)를 에칭한 후, SOG막을 마스크로 해서 하지레지스트(유기재료막)인 CT막(C가 풍부한 막)을 NH3가스를 에칭가스로 이용해서, 다이폴링자석을 갖춘 마그네트론 RIE 플라즈마 처리장치에서 에칭하였다. 이 때의 조건은, 지지테이블 온도 : 40℃, 전극간 간극 : 47mm, NH3가스의 유량 : O.40L/min, 챔버 내 압력 : 40Pa, 고주파전력의 주파수 : 40MHz, 고주파출력 : 1000W, 에칭시간 : 15% 오버에칭으로 하였다. 이 때의 에칭가스의 레지던스타임은 87.5msec이었다. 이 에칭의 결과, 에칭레이트가 684.9 nm/min로 높고, 또 에칭레이트의 면내균일성도 ± 3.9%로 양호하고, 에칭레이트 및 에칭의 면내균일성도 양호한 결과를 얻을 수 있었다. 또, CD시프트는 짧은 직경(센터/엣지)에서 5nm/1nm이고, 긴쪽 직경(센터/엣지)에서 3nm/1nm로서 ±6nm 범위 내이고, 에칭형상도 양호함을 확인할 수 있었다. 그리고, 무기재료막인 SOG막의 전면 형성막에서 막벗겨짐을 확인하였지만, 유기재료막이 모두 에칭될 때까지의 시간을 100%로 하였을 경우 108% 까지는 막벗겨짐이 생기지 않아, 전면형성막인 경우의 양호한 막박리성의 기준이 되는 100%를 넘었다. 또, 실제의 샘플에서SOG막의 막박리를 확인하였더니 150% 까지 막박리가 발생하지 않아 실용상 문제가 없음을 확인할 수 있었다.
비교를 위해, 종래 쓰이고 있는 에칭가스를 이용해서 마찬가지 에칭을 실시하였다. 이 때의 조건은, 지지테이블 온도 : 40℃, 전극간 간극 : 27mm, 챔버 내 압력 : 2.7Pa, 고주파 전력의 주파수 : 40MHz, 고주파출력: 40OW로 하고, 최초의 40sec는 02가스만을 0.05 L/min로 흘리고, 그 후 60sec는 N2가스 유량 : O.lL/min, 02가스유량 : O.01 L/min로 해서 15% 오버에칭의 조건에서 에칭을 실시하였다.
그 결과, 에칭레이트가 257.2nm/min, 에칭레이트의 면내균일성이 ± 5.1% 이고, 에칭레이트 및 에칭의 면내균일성이 상기 본 발명의 범위 내의 것 보다 떨어졌다. 또, CD시프트는 + 25nm로서 상기 본 발명의 범위의 것 보다 크고, 보잉도 약간 발생하였다. 그리고, 무기재료막인 SOG막의 전면형성막에서 막박리를 확인하였던바, 73% 에칭되었을 즈음에 막박리가 생겨, SOG막의 막박리성이 나쁨을 알 수 있었다.
다음에는, 에칭할 때의 온도의 영향에 대해 조사하였다. 여기서는, 같은 장치에서 같은 홀 형상 에칭을 실시하였다. 이 때의 조건은, 전극간 간극: 47mm, NH3가스의 유량 : O.10L/min, 챔버 내 압력 : 40Pa, 고주파 전력의 주파수 : 40MHz, 고주파출력 : 1000W로 하고서, 지지테이블의 온도를 40℃ 및 120℃로 해서 에칭을 실시하였다. 이 때의 에칭가스의 레지던스타임은 350msec이었다. 이들 에칭레이트 및 그 균일성의 결과를 도 13에 나타낸다. 이 도면에 도시된 것과 같이, 에칭레이트 및 균일성은 온도에 의한 큰 차이는 없었다. 한편, CD시프트에 관해서는, 40℃에서 에칭을 실시한 것은, 홀의 짧은 직경(센터/엣지)에서 6.3nm/1.0nm이고, 긴쪽 직경(센터/엣지)에서는 8.7nm/9.0nm로서, 짧은 직경과 긴쪽 직경과의 CD시프트 차이가 크면 홀 자체의 크기가 커지게 되는 경향이었는데 대해, -20℃에서 에칭을 실시한 것은, 홀의 짧은 직경(센터/엣지)에서 -9.7nm/-11.7nm이고, 긴쪽 직경(센터/엣지)에서는 -11nm/-10nm이어서, 짧은 직경과 긴쪽 직경과의 차이가 작으면, 홀 자체의 크기가 작아지는 경향이었다. 또, 40℃에서 에칭을 실시한 경우에는 명확한 보잉이 있음을 알 수 있었지만, -20℃에서는 보잉이 지극히 작아, 온도저하에 의해 보잉을 억제할 수 있음을 알 수가 있었다. SOG막의 막박리성에 관해서는, 40℃에서 에칭된 것에서는 SOG막의 전면형성막의 시험에서 155%를 넘어 막박리가 생기고, 실제의 샘플에서는 192%일 때 막박리가 생기게 된에 대해, -20℃에서 에칭된 것에서는, SOG막의 전면형성막 시험에서 160%를 넘으면 막박리가 생기고, 실제의 샘플에서는 200%에서도 막박리가 생기지 않았다. 이상의 사실로부터, 에칭형상 및 SOG의 막박리성에 관해 -20℃에서 에칭된 것 쪽이 양호한 결과가 얻어졌다. 전체적으로 보아, 지지테이블의 온도는 -20 ~ 40℃의 범위가 양호하다고 하는 결론을 얻었다.
이와 같이 -20℃에서 에칭하는 편이 40℃에서 에칭하는 것 보다 에칭형상 및 SOG막 박리성의 관점에서 바람직하지만, 앞에서 설명한 바와 같이 라인·앤드·스페이스 형상을 에칭하는 웨이퍼와, 홀 형상을 에칭하는 웨이퍼를 동일 챔버에서 동일 온도로 에칭처리하는 경우에는, 지지테이블 온도를 20 ~ 40℃로 하는 것이 바람직하다. 따라서, 40℃에서 양호한 조건에서 에칭하는 것이 요구되기는 하지만, NH3가스의 유량을 O.10L/min에서 0.40 L/min로 상승시키는, 다시 말해 레지던스타임을 350msec에서 87.5 msec로 줄여줌으로써, 앞에서 설명한 것과 같이 CD시프트가 짧은 직경(센터/엣지)에서 5nm/1nm 이고, 긴쪽 직경(센터-/엣지)에서 3nm/lnm로서, 짧은 직경과 긴쪽 직경의 CD시프트차이가 작고, 또 보잉이 작은 에칭이 가능하고, SOG막의 막박리성이 양호한 것을 확인할 수 있어, 40℃라 하더라도 NH3가스의 유량을 많게 함으로써 특히 양호한 형상성으로 에칭할 수 있음이 판명되었다.
한편, 본 발명은 상기 실시예에 한정되지 않고 여러가지로 변형시켜 실시할 수 있다. 예컨대, 상기 실시예에서는 마그네트론 RIE 플라즈마 에칭장치의 자장형성수단으로서 다이폴링자석을 이용하였으나, 그에 한하지 않고, 자장의 형성도 필수적이지는 않다. 또, 본 발명의 요건을 만족시킨다고 하면 장치는 묻지 않는바, RIE 형식에 한하지 않고 다른 용량결합형 장치나 유도결합형(誘導結合型)과 같은 여러 가지 플라즈마 에칭장치를 이용할 수도 있다. 단, 적당한 플라즈마 밀도로 높은 에칭선택비를 얻는다는 관점에서 용량결합형의 것이 바람직하다. 또, 상기 실시예에서는 다층레지스트의 에칭에 대해 설명하였으나, 무기재료막을 마스크로 하는 유기재료막의 에칭이라면 그에 한정되는 것은 아니다.
에칭에 의해 개구시켜야 할 영역의 비율을, 웨이퍼 표면의 형상계측장치를 사용해서 에칭처리하기 전에 미리 계측을 하고서, 그 결과에 기초해서 자동적으로 에칭가스 및 지지테이블의 온도 등 최적의 에칭조건을 설정하는 것도 가능하다.형상계측장치로는, 예컨대 웨이퍼 표면의 화상관찰(畵像觀察)에 의한 이물검출장치를 사용해서, 마스크층 표면의 관찰화상의 콘트라스트에서 개구면적을 구할 수가 있다. 한편, 형상계측장치를 에칭장치와 별도로 설치하여도 좋고, 에칭장치 내에다 설치하여도 좋다.
이상 설명한 바와 같이, 본 발명에 의하면, 피처리체에 형성된 유기재료막을 무기재료막을 마스크로 해서 플라즈마 에칭을 함에 있어, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴의 경우에는 에칭가스로 NH3가스와 02가스를 함유한 혼합가스를 이용하고, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴의 경우에는 에칭가스로 NH3가스를 이용함으로써, 패턴에 대응한 최적의 에칭을 실시하는 수가 있어, 높은 에칭레이트를 유지하면서도, 양호한 에칭형상으로 또 양호한 면내균일성으로, 무기재료막의 막박리가 생기지 않게 유기재료막을 에칭할 수가 있게 된다.
또, 이와 같은 피처리체의 유기재료막의 개구율의 상위에 따라 에칭가스를 구분해서 사용하고, 또 동일한 처리용기 내에서 에칭처리를 실시하기 때문에, 개구율이 다른 에칭패턴 형상을 가진 복수의 피처리체를 에칭가스를 바꿔주기만 하면 다른 처리조건을 크게 바꾸지 않고 실시할 수가 있게 된다. 따라서, 여러가지 에칭패턴 형상의 유기재료막을 가진 복수의 피처리체를 1개의 처리용기 내에서 양호한 에칭형상으로 또 무기재료막이 벗겨지는 문제가 생기지 않고, 높은 에칭레이트이고면내균일성을 양호하게, 또 효율적으로 에칭할 수가 있게 된다.

Claims (13)

  1. 처리용기 내에서 에칭가스의 플라즈마에 의해 무기재료막을 마스크로 해서 피처리체에 형성된 유기재료막을 에칭함에 있어, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴의 경우에는 에칭가스로서 NH3가스와 02가스를 함유한 혼합가스를 이용하고, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴의 경우에는 에칭가스로 NH3가스를 이용하도록 된 것을 특징으로 하는 에칭방법.
  2. 제1항에 있어서, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴으로 피처리체를 에칭하는 경우에는, 피처리체를 지지하는 지지체의 온도를 40 ~ 80℃로 해서 에칭을 실시하고, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴으로 피처리체를 에칭하는 경우에는, 피처리체를 지지하는 지지체의 온도를 -20 ~ 40℃로 해서 에칭을 실시하도록 된 것을 특징으로 하는 에칭방법.
  3. 제1항에 있어서, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴으로 피처리체를 에칭하는 경우에는, 상기 에칭가스의 레지던스타임이 4 ~ 10msec이고, 상기 에칭에 의해 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴으로 피처리체를 에칭하는 경우에는, 상기 에칭가스의 레지던스타임이 100msec 이하인 것을 특징으로 하는 에칭방법.
  4. 피처리체에 형성된, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 유기재료막을, NH3가스와 02가스를 함유한 혼합가스를 이용한 에칭가스의 플라즈마로 무기재료막을 마스크로 해서 에칭하는 공정과, 다른 피처리체에 형성된, 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 유기재료막을, NH3가스를 이용한 에칭가스의 플라즈마로 무기재료막을 마스크로 해서 에칭하는 공정을 동일 처리용기 내에서 실시하도록 된 것을 특징으로 하는 에칭방법.
  5. 제4항에 있어서, 상기 2개의 에칭공정이, 피처리체를 지지하는 지지체의 온도를 20 ~ 40℃로 해서 실시하도록 된 것을 특징으로 하는 에칭방법.
  6. 제4항에 있어서, 상기 에칭으로 개구시시켜야 할 영역의 비율이 면적비로 40% 이상인 유기재료막의 에칭은, CD시프트의 절대치가 6nm 이하가 되도록 NH3/02유량비를 설정해서 실시하고, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 유기재료막의 에칭은, CD시프트의 절대치가 6nm 이하가 되도록 NH3가스의 레지던스타임을 설정해서 실시하도록 된 것을 특징으로 하는 에칭방법.
  7. 제1항 또는 제4항에 있어서, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 이상인 에칭패턴은 라인 앤드 스페이스 형상이고, 상기 에칭으로 개구시켜야 할 영역의 비율이 면적비로 40% 미만인 에칭패턴은 홀 형상인 것을 특징으로 하는 에칭방법.
  8. 제1항에 있어서, 상기 무기재료막이, 실리콘산화물을 주성분으로 하는 것임을 특징으로 하는 에칭방법.
  9. 제1항 또는 제4항에 있어서, 상기 유기재료막이, low-k막인 것을 특징으로 하는 에칭방법.
  10. 제1항 또는 제4항에 있어서, 상기 피처리체가, 상기 유기재료막 아래에 당해 유기재료막을 마스크로 해서 에칭되어야 할 하지피에칭막을 가진 것을 특징으로 하는 에칭방법.
  11. 제10항에 있어서, 상기 하지피에칭막이, Si02, SiON, SiN, SiOC 및 SiC로 된 군에서 선택된 적어도 1종류로 이루어진 것을 특징으로 하는 에칭방법.
  12. 제1항 또는 제4항에 있어서, 플라즈마를 생성하는 기구가, 서로 대향하는 1쌍의 전극 사이에 고주파전계를 형성하여 플라즈마를 생성하는 용량결합형의 것인 것을 특징으로 하는 에칭방법.
  13. 제12항에 있어서, 전극 사이에 전계와 직교하는 자장을 형성하면서 에칭을 실시하도록 된 것을 특징으로 하는 에칭방법.
KR1020047015177A 2002-04-02 2003-03-26 에칭방법 KR100604395B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002099780A JP4278915B2 (ja) 2002-04-02 2002-04-02 エッチング方法
JPJP-P-2002-00099780 2002-04-02
PCT/JP2003/003745 WO2003083921A1 (fr) 2002-04-02 2003-03-26 Procede d'attaque chimique

Publications (2)

Publication Number Publication Date
KR20040111437A true KR20040111437A (ko) 2004-12-31
KR100604395B1 KR100604395B1 (ko) 2006-07-25

Family

ID=28672026

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047015177A KR100604395B1 (ko) 2002-04-02 2003-03-26 에칭방법

Country Status (7)

Country Link
US (1) US7285498B2 (ko)
JP (1) JP4278915B2 (ko)
KR (1) KR100604395B1 (ko)
CN (1) CN100459058C (ko)
AU (1) AU2003227223A1 (ko)
TW (1) TWI224817B (ko)
WO (1) WO2003083921A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100759061B1 (ko) * 2005-10-26 2007-09-14 가부시키가이샤 히다치 하이테크놀로지즈 드라이에칭방법
KR20110084209A (ko) * 2008-10-02 2011-07-21 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 진공 웨이퍼 처리 시스템을 위한 유체 전달 메커니즘

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4278915B2 (ja) 2002-04-02 2009-06-17 東京エレクトロン株式会社 エッチング方法
US7352064B2 (en) * 2004-11-04 2008-04-01 International Business Machines Corporation Multiple layer resist scheme implementing etch recipe particular to each layer
JP2006351862A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US20080317974A1 (en) * 2005-08-26 2008-12-25 Fujifilm Manufacturing Europe B.V. Method and Arrangement for Generating and Controlling a Discharge Plasma
JP2009538989A (ja) * 2006-05-30 2009-11-12 フジフィルム マニュファクチャリング ユーロプ ビー.ブイ. パルス化大気圧グロー放電を使用する堆積の方法及び装置
WO2008100139A1 (en) * 2007-02-13 2008-08-21 Fujifilm Manufacturing Europe B.V. Substrate plasma treatment using magnetic mask device
JP2008300687A (ja) * 2007-05-31 2008-12-11 Tokyo Electron Ltd プラズマドーピング方法及びその装置
EP2235735B1 (en) * 2008-02-01 2015-09-30 Fujifilm Manufacturing Europe B.V. Method and apparatus for plasma surface treatment of a moving substrate
SG11201601105SA (en) * 2013-08-29 2016-03-30 Shell Int Research Composite ionic liquid catalyst
JP6408903B2 (ja) * 2014-12-25 2018-10-17 東京エレクトロン株式会社 エッチング処理方法及びエッチング処理装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786198B2 (ja) 1988-05-06 1998-08-13 ソニー株式会社 ドライエッチング方法
JP3076641B2 (ja) 1990-09-29 2000-08-14 株式会社東芝 ドライエッチング装置及びドライエッチング方法
US5376211A (en) * 1990-09-29 1994-12-27 Tokyo Electron Limited Magnetron plasma processing apparatus and processing method
JPH04142738A (ja) * 1990-10-04 1992-05-15 Sony Corp ドライエッチング方法
JPH05234956A (ja) * 1992-02-24 1993-09-10 Kokusai Electric Co Ltd プラズマエッチング方法
JP3393461B2 (ja) * 1995-09-20 2003-04-07 ソニー株式会社 プラズマエッチング方法およびプラズマエッチング装置
US6143640A (en) * 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers
JP2000021846A (ja) * 1998-06-29 2000-01-21 Sony Corp 半導体装置の製造方法
JP2000068261A (ja) * 1998-08-19 2000-03-03 Toshiba Corp 半導体装置の製造方法
JP4278915B2 (ja) 2002-04-02 2009-06-17 東京エレクトロン株式会社 エッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100759061B1 (ko) * 2005-10-26 2007-09-14 가부시키가이샤 히다치 하이테크놀로지즈 드라이에칭방법
KR20110084209A (ko) * 2008-10-02 2011-07-21 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 진공 웨이퍼 처리 시스템을 위한 유체 전달 메커니즘

Also Published As

Publication number Publication date
JP4278915B2 (ja) 2009-06-17
CN100459058C (zh) 2009-02-04
TW200403746A (en) 2004-03-01
WO2003083921A1 (fr) 2003-10-09
AU2003227223A1 (en) 2003-10-13
US7285498B2 (en) 2007-10-23
US20050085077A1 (en) 2005-04-21
CN1659689A (zh) 2005-08-24
TWI224817B (en) 2004-12-01
JP2003297808A (ja) 2003-10-17
KR100604395B1 (ko) 2006-07-25

Similar Documents

Publication Publication Date Title
US8840753B2 (en) Plasma etching unit
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
JP4701776B2 (ja) エッチング方法及びエッチング装置
WO2003085717A1 (fr) Procede de gravure au plasma
KR100604395B1 (ko) 에칭방법
JP2009239012A (ja) プラズマ処理装置及びプラズマエッチング方法
US20050039854A1 (en) Plasma etching method and plasma etching unit
JPWO2003007357A1 (ja) ドライエッチング方法
JP4071069B2 (ja) 絶縁膜のエッチング方法
KR20030045069A (ko) 실리콘 고속 에칭방법
WO2004061928A1 (ja) 有機系材料膜をプラズマエッチングするための方法および装置
KR20140095031A (ko) 다중-층 필름 스택에서 자기-정렬 비아 및 트렌치를 에칭하는 방법
EP0945896A1 (en) Plasma etching method
US9803286B2 (en) Method for etching copper layer
US20070218681A1 (en) Plasma etching method and computer-readable storage medium
JP4775834B2 (ja) エッチング方法
US7943523B2 (en) Plasma etching method and computer readable storage medium
TWI689007B (zh) 蝕刻方法
JP4388645B2 (ja) プラズマエッチング方法
JP4577328B2 (ja) 半導体装置の製造方法
JPH11330057A (ja) 酸化膜のエッチング方法
JP5695117B2 (ja) プラズマエッチング方法
TW200302694A (en) Etching method and etching device
JP2000299306A (ja) 誘導結合型プラズマエッチング装置
JP2006253222A (ja) エッチング方法及びエッチング装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 14