KR20040092750A

KR20040092750A - 피크 전류를 감소시키는 제어 장치

Info

Publication number: KR20040092750A
Application number: KR1020030027055A
Authority: KR
Inventors: 정병태
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2004-11-04
Also published as: KR100900783B1

Abstract

본 발명의 피크 전류를 감소시키는 제어 장치는, 리프레시 동작시 활성화되는 복수개의 워드 라인(Main Word Line ; MWL) 및 복수개의 센스 앰프를 동시에 활성화시키지 않고 분산시켜 활성화시킴으로써, 피크 전류 등에 의한 오동작을 방지하는 피크 전류를 감소시키는 제어 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압을 사용하여 복수개의 워드 라인 인에이블 신호를 순차적으로 활성화하고, 상기 복수개의 워드 라인 인에이블 신호의 활성화에 이어서 외부 전원 전압을 사용하여 복수개의 센스 앰프 인에이블 신호를 순차적으로 활성화하는 뱅크 제어부를 포함한다.

Description

피크 전류를 감소시키는 제어 장치{CONTROL DEVICE FOR REDUCING PEAK CURRENT}

본 발명은 피크 전류를 감소시키는 제어 장치에 관한 것으로, 특히, DRAM(dynamic random access memory)/SRAM(Static Random Access Memory) 등의 모든 메모리 소자에 적용되어, 워드 라인 및 센스 앰프를 활성화시키는 피크 전류를 감소시키는 제어 장치에 관한 것이다.

도 1은 종래의 메모리 제어 장치를 나타낸 블록도로서, 이러한 종래의 메모리 제어 장치는, 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압(Vpp)을 사용하여 복수개의 워드 라인 인에이블 신호(MWL0)를 활성화하는 디코더 제어부(110); 및 복수개의 워드 라인 인에이블 신호(MWL0)의 활성화에 이어서 외부 전원 전압(Vdd)을 사용하여 복수개의 센스 앰프 인에이블 신호(SAEN0)를 활성화하는 센스 앰프 제어부(120)를 포함한다.

도 2는 종래의 메모리 제어 장치의 동작을 나타낸 타이밍도로서, 이를 참조하면, 오토 리프레쉬 명령 또는 타이머에 의해 동작하는 셀프 리프레쉬 명령이 가해졌을 때, 도 3에 도시된 바와 같이 4개의 뱅크가 동시에 동작하게 된다. 즉, 4개의 뱅크가 동시에 동작하면 도 3의 한 개의 뱅크 당 2개의 워드 라인 인에이블 신호(MWL0)가 활성화되는데, 여기서, 메모리의 구조 및 밀도에 따라 여러개의 워드 라인 인에이블 신호가 적용될 수 있다. 그 후, 소정의 시간 후에 센스 앰프 인에이블 신호(SAEN0)도 복수개의 신호가 동시에 활성화되고, 이에 따라 여러개의 센스 앰프가 동작하게 된다.

그러나, 상술한 종래의 메모리 제어 장치에 의하면, 메모리 동작 시 한 개의 워드 라인에 많은 수의 셀이 있기 때문에 내부 전압(Vpp)을 주로 사용하고, 센스 앰프 또한 동시에 많은 수가 동작하므로 외부 전원 전압(Vdd)를 사용하게 되는데, 이로 인하여 리프레쉬 동작 시 동시에 복수개의 뱅크가 동작하므로 전력 소모가 많아질 뿐만 아니라, 내부 전압(Vpp)의 사용에 의한 전압 강하 및 피크 전류가 증가하는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 리프레시 동작시 활성화되는 복수개의 워드 라인(Main Word Line ; MWL) 및 복수개의 센스 앰프를 동시에 활성화시키지 않고 분산시켜 활성화시킴으로써, 피크 전류 등에 의한 오동작을 방지하는 피크 전류를 감소시키는 제어 장치를 제공하는데 그 목적이 있다.

도 1은 종래의 메모리 제어 장치를 나타낸 블록도,

도 2는 종래의 메모리 제어 장치의 동작을 나타낸 타이밍도,

도 3은 종래의 메모리 제어 장치에 의하여 제어되는 메모리 뱅크의 구조를 나타낸 예시도,

도 4는 본 발명의 일 실시예에 의한 피크 전류를 감소시키는 제어 장치를 나타낸 블록도,

도 5는 본 발명의 일 실시예에 의한 피크 전류를 감소시키는 제어 장치의 동작을 나타낸 타이밍도,

도 6은 본 발명의 일 실시예에 의한 피크 전류를 감소시키는 제어 장치에 의하여 제어되는 메모리 뱅크의 구조를 나타낸 예시도.

* 도면의 주요 부분에 대한 부호의 설명 *

400 : 뱅크 제어부

상기 목적을 달성하기 위하여 본 발명의 피크 전류를 감소시키는 제어 장치는, 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압을 사용하여 복수개의 워드 라인 인에이블 신호를 순차적으로 활성화하고, 상기 복수개의 워드 라인 인에이블 신호의 활성화에 이어서 외부 전원 전압을 사용하여 복수개의 센스 앰프 인에이블 신호를 순차적으로 활성화하는 뱅크 제어부를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 4는 본 발명의 일 실시예에 의한 피크 전류를 감소시키는 제어 장치를 나타낸 블록도로서, 이러한 본 발명의 피크 전류를 감소시키는 제어 장치는, 뱅크 제어부(400)를 포함한다.

뱅크 제어부(400)는, 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압(Vpp)을 사용하여 복수개의 워드 라인 인에이블 신호(MWL0, MWL1)를 순차적으로 활성화하고, 상기 복수개의 워드 라인 인에이블 신호(MWL0, MWL1)의 활성화에 이어서 외부 전원 전압(Vdd)을 사용하여 복수개의 센스 앰프 인에이블 신호(SAEN0, SAEN1)를 순차적으로 활성화하는 역할을 한다. 여기서, 상기 뱅크 제어부(400)에 관하여 상세히 설명하면 다음과 같다.

상기 뱅크 제어부(400) 내에 장착된 디코더 제어 수단(410)은, 상기 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압(Vpp)을 사용하여 상기 복수개의 워드 라인 인에이블 신호(MWL0, MWL1)를 순차적으로 활성화하는 역할을 한다. 여기서, 상기 디코더 제어 수단(410)에 관하여 상세히 설명하면 다음과 같다.

상기 디코더 제어 수단(410) 내에 장착된 디코더 제어부(411)는, 상기 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압(Vpp)을 사용하여 상기 복수개의 워드 라인 인에이블 신호를 활성화하는 역할을 한다.

또한, 상기 디코더 제어 수단(410) 내에 장착된 제1 지연부(412)는, 상기 디코더 제어부(411)로부터 상기 복수개의 워드 라인 인에이블 신호 중 한 신호를 입력받아 지연시킨 후 출력하는 역할을 한다. 여기서, 상기 제1 지연부(412)는, 직렬로 연결된 복수개의 인버터를 포함할 수 있다.

또한, 상기 뱅크 제어부(400) 내에 장착된 센스 앰프 제어 수단(420)은, 상기 복수개의 워드 라인 인에이블 신호(MWL0, MWL1)의 활성화에 이어서 외부 전원 전압(Vdd)을 사용하여 상기 복수개의 센스 앰프 인에이블 신호(SAEN0, SAEN1)를 순차적으로 활성화하는 역할을 한다. 여기서, 상기 센스 앰프 제어 수단(420)에 관하여 상세히 설명하면 다음과 같다.

상기 센스 앰프 제어 수단(420) 내에 장착된 센스 앰프 제어부(421)는, 상기 복수개의 워드 라인 인에이블 신호(MWL0, MWL1)의 활성화에 이어서 외부 전원 전압(Vdd)을 사용하여 상기 복수개의 센스 앰프 인에이블 신호를 활성화하는 역할을 한다.

또한, 상기 센스 앰프 제어 수단(420) 내에 장착된 제2 지연부(422)는, 상기 센스 앰프 제어부(421)로부터 상기 복수개의 센스 앰프 인에이블 신호 중 한 신호를 입력받아 지연시킨 후 출력하는 역할을 한다. 여기서, 상기 제2 지연부(422)는, 직렬로 연결된 복수개의 인버터를 포함할 수 있다.

도 5는 본 발명의 일 실시예에 의한 피크 전류를 감소시키는 제어 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 본 발명의 피크 전류를 감소시키는 제어장치의 동작에 관하여 설명하면 다음과 같다.

먼저, 리프레쉬 동작 시 도 6의 복수개의 뱅크가 동시에 동작하는 경우에, 워드 라인 및 센스 앰프를 1/2씩 동작시킴으로써 외부 전원 전압이나 내부 전압 또한 절반씩 사용할 수 있게 된다. 이를 통하여 외부 전원 전압이나 내부 전압의 강하를 완화하고, 피크 전류를 감소시킴으로써 메모리의 시스템 동작 시 오동작을 방지하게 된다. 즉, 복수개의 워드 라인 인에이블 신호 중 한 신호(MWL0) 및 복수개의 센스 앰프 인에이블 신호 중 한 신호(SAEN0)가 먼저 활성화되고, 일정한 시간 후에 지연부(412, 422)를 거친 신호(MWL1, SAEN1)가 활성화된다. 따라서, 복수개의 워드 라인 인에이블 신호 및 복수개의 센스 앰프 인에이블 신호를 동시에 활성화시키지 않으므로 전압 강하 등의 현상이 줄어들게 된다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 리프레시 동작시 활성화되는 복수개의 워드 라인(Main Word Line ; MWL) 및 복수개의 센스 앰프를 동시에 활성화시키지 않고 분산시켜 활성화시킴으로써, 피크 전류 등에 의한 오동작을 방지하는 장점이 있다.

Claims

리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압을 사용하여 복수개의 워드 라인 인에이블 신호를 순차적으로 활성화하고, 상기 복수개의 워드 라인 인에이블 신호의 활성화에 이어서 외부 전원 전압을 사용하여 복수개의 센스 앰프 인에이블 신호를 순차적으로 활성화하는 뱅크 제어부

를 포함하는 것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.
제1항에 있어서, 상기 뱅크 제어부는,

상기 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압을 사용하여 상기 복수개의 워드 라인 인에이블 신호를 순차적으로 활성화하는 디코더 제어 수단; 및

상기 복수개의 워드 라인 인에이블 신호의 활성화에 이어서 외부 전원 전압을 사용하여 상기 복수개의 센스 앰프 인에이블 신호를 순차적으로 활성화하는 센스 앰프 제어 수단

을 포함하는 것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.
제2항에 있어서, 상기 디코더 제어 수단은,

상기 리프레쉬 명령에 의한 메모리 뱅크의 동작을 감지하고, 내부 전압을 사용하여 상기 복수개의 워드 라인 인에이블 신호를 활성화하는 디코더 제어부; 및

상기 복수개의 워드 라인 인에이블 신호 중 한 신호를 입력받아 지연시킨 후 출력하는 제1 지연부

를 포함하는 것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.
제3항에 있어서,

상기 제1 지연부는, 직렬로 연결된 복수개의 인버터인

것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.
제2항에 있어서, 상기 센스 앰프 제어 수단은,

상기 복수개의 워드 라인 인에이블 신호의 활성화에 이어서 외부 전원 전압을 사용하여 상기 복수개의 센스 앰프 인에이블 신호를 활성화하는 센스 앰프 제어부; 및

상기 복수개의 센스 앰프 인에이블 신호 중 한 신호를 입력받아 지연시킨 후 출력하는 제2 지연부

를 포함하는 것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.
제5항에 있어서,

상기 제2 지연부는, 직렬로 연결된 복수개의 인버터인

것을 특징으로 하는 피크 전류를 감소시키는 제어 장치.