KR20040086344A - 반도체 메모리 셀의 제조 방법 - Google Patents

반도체 메모리 셀의 제조 방법 Download PDF

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Abstract

반도체 메모리 셀(1)의 트렌치(12)는 단지 일 측(50)에서만 기판(42) 쪽으로 개방된 절연 칼라(44)를 구비한다. 타 측(52)에서는 절연 칼라(44, 47, 55)가 절연 커버(62)까지 높이 올려진다. 따라서, 쉘로우 트렌치 절연체가 불필요하다. 예컨대, N2또는 아르곤을 경사 주입함으로써, 일 측에 매설 접점(70)을 형성하는데, 미리 정해진 고정 방향으로부터 15 내지 40°의 경사각으로 주입을 행한다. 주입 물질은 주입이 이루어진 재료의 식각 특성 또는 산화 특성을 다르게 한다. 그러한 방법과 조합하여, 활성 영역을 형성하기 위한 패턴이 다수의 인접된 반도체 메모리 셀에 걸쳐 연장되는 긴 선(31)을 형성하는 반도체 메모리 셀(1)에 대한 신규의 레이아웃이 구현된다. 그럼으로써, 바람직하게도 트렌치(12)와 활성 영역을 형성하기 위한 패턴 사이의 오버레이 공차가 엄격하다는 문제점이 해결되게 된다. 또한, 인접 트렌치의 리소그래피 패턴 폭을 제어해야 한다는 문제점을 해결해 주는 바둑판 모양의 트렌치(12, 13)의 배치가 이루어이루어 된다.

Description

트렌치 및 평면 선택 트랜지스터를 구비한 반도체 메모리 셀과 그 제조 방법{SEMICONDUCTOR MEMORY CELL HAVING A TRENCH AND A PLANAR SELECTION TRANSISTOR AND METHOD FOR PRODUCING THE SAME}
메모리 커패시터에 기억된 정보에 랜덤 액세스되는 반도체 메모리 셀은 동적 메모리 셀로서의 공지의 실시 양태에서 평면 선택 트랜지스터 및 메모리 커패시터가 형성되는 깊은 트렌치를 구비한다. 평면 선택 트랜지스터에서는 기판 표면 상에 게이트 접점이 배치되는데, 그러한 게이트 접점은 기판 표면에 있는 도핑된 2개의 확산 영역 사이에 직접 형성된다. 본 명세서에서는 트랜지스터의 활성 면(active surface), 즉 단지 매우 얇은 게이트 산화물 층에 의해서만 서로 분리될 수 있는, 워드 라인(word line)과 활성 영역의 교차 면을 게이트 접점으로서 지칭하기로 한다.
제 1 확산 영역에는 비트 라인 접점이 접속되고, 선택 트랜지스터에 의해 메모리 커패시터로부터 방출되는 전하가 그 비트 라인(bit line) 접점을 경유하여 판독될 수 있다. 다른 확산 영역은 매설 접점을 경유하여 확산 영역의 곁에 배치된 트렌치에 있는 전도성 재료, 전형적으로 폴리실리콘에 접속된다. 깊은 트렌치에 있는 그러한 전도성 재료는 커패시터의 메모리 전극으로서 기능하는 한편, 기판에 깊숙이 매설되어 있는 도핑된 플레이트가 제 2 커패시터 전극으로서의 역할을 하는데, 양자의 전극 사이에는 얇은 유전체 층이 위치된다. 워드 라인은 메모리 커패시터가 미트 라인에 전기 전도 접속되는 것을 스위칭하기 위해 게이트 접점을 매개로 하여 트랜지스터를 제어한다.
메모리 셀 구획에서 최대한으로 높은 집적 밀도를 얻기 위해, 개별 반도체 메모리 셀의 면적을 가능한 한 작게 유지시키려고 애쓰는 것이 통상적이다. 평면 선택 트랜지스터를 구비한 메모리 셀에 있어서는 종래의 방식으로 제조될 수 있는 최소형의 메모리 셀의 기본 면적이 8 F2인데, 여기서 F는 웨이퍼에서 리소그래피(lithography)에 의해 제조될 수 있는 가능한 최소의 길이 치수이다. 현재, 메모리 제품용 제조 설비에서는 F가 0.15 ㎛로부터 0.13 ㎛로 이행되고 있다.
8 F2의 면적은 선택 트랜지스터를 평면으로 배치할 경우에 약 1 F의 상호 간격을 두어야 하는 리소그래피에 의해 제조된 반도체 메모리 셀의 2개의 패턴, 즉 게이트 접점 및 트렌치의 패턴과, 반도체 메모리 셀의 활성 확산 영역을 인접 메모리 셀의 그것으로부터 절연시키는 필요한 트렌치 절연체의 합으로부터 나온 것이다.
트렌치 및 평면 선택 트랜지스터를 구비하는 선행 기술에 따른 반도체 메모리 셀은 예컨대 문헌 EP 0 908 948 A2 및 EP 0 949 684 A2로부터 공지되어 있다.
도 1에는 예컨대 현재 흔히 사용되는 반도체 메모리 셀의 레이아웃이 도시되어 있는데, 그 도면에는 메모리 셀 구획에서의 상대적 배치를 나타내기 위해 인접 셀이 추가로 도시되어 있다. 그 경우, 양자의 반도체 메모리 셀(1, 2)은 도 1에서의 도면 평면에 수직한 경계 면(30)을 중심으로 하여 면대칭으로 배치된다. 그 경계 면(30)은 물론 메모리 셀의 또 다른 측의 경계 면도 그 가상의 논리적 외부 경계를 나타내고, 개별 패턴을 조밀한 주기적 구획으로 각각의 메모리 셀에 할당하는 것을 용이하게 하는 역할을 한다. 본 예에서의 경계 면(30)은 2개의 인접 메모리 셀의 면대칭 평면에 의해 정의된다.
도 1의 개략적인 평면도에는 트렌치(12, 13)가 웨이퍼 상에 트렌치를 패터닝하기 위한 마스크 상에 형성되는 바와 같이 장방형으로 도시되어 있다. 그러나, 투영 시에는 웨이퍼 상에 타원형 횡단면(22 또는 23)을 갖는 트렌치가 맵핑(mapping)된다. 워드 라인(WL)에 접속되어 트랜지스터를 형성하는 게이트 접점(10)은 트렌치(12)가 제 1 확산 영역(14)을 경유하여 제 2 확산 영역(16)에 전기 전도 접속되는 것을 가능하게 하는데, 그 제 2 확산 영역(16)은 도 1의 도면 평면에서 위쪽으로부터 비트 라인 접점(18)에 의해 접촉된다. 메모리 셀(1, 2)은 비트 라인 접점(18)과 제 2 확산 영역(16, 17)을 공유한다. 비트 라인 접점(18)은 도 1의 도면 평면의 상부에서 X 방향으로 연장되는 비트 라인(BL)에 접속된다.
양자의 반도체 메모리 셀(1, 2)에 있는 확산 영역(14, 15, 16, 17)과 반도체 메모리 셀(1, 2)의 활성 영역을 절연시키는 도시를 생략한 또 다른 반도체 메모리 셀의 절연 트렌치(20)는 웨이퍼 상에 형성하려는 메모리 셀 구획에서 2개씩의 셀에 있는 패턴(31)을 정확하게 리소그래피 투영함으로써 한정된다. 그 경우, 우선 빔 형태의 패턴(31)을 레지스트 마스크로서 표면 상에 형성하여 식각 단계에서 실리콘 기판에 쉘로우 트렌치 절연체(Shallow Trench Isolation, STI)(20)가 형성될 수 있도록 한다. 레지스트 마스크를 제거한 후에는 예컨대 고밀도 플라즈마(High-Density Plasma, HDP) 방법으로 트렌치에 산화물을 침착하고, 이어서 평탄화시킨다. 그 다음으로, 확산 영역(14 내지 17)의 주입 및 그에 연이은 활성화에 의해 게이트 접점(10, 11) 및 워드 라인(WL)을 형성한다.
메모리 셀(1, 2)을 제조하는 종래의 방법에서는 우선 트렌치를 기판에 형성한다. 트렌치의 내벽 상에는 커패시터 유전체로서의 역할을 하는 유전체 층을 침착한다. 이어서, 트렌치를 전도성 재료로 충전시킨다. 트렌치의 하부 구역에만 커패시터 전극이 형성되도록 그 전도성 재료를 유전체 층과 함께 재식각한다. 예컨대, 폴리실리콘을 포함하는 재식각된 전도성 재료의 상부에서는 산화물로 이루어진 절연 칼라(collar)를 CVD 방법으로 트렌치 내벽에 형성한다. 이어서, 제 2 충전 단계에서 2번째 전도성 재료를 CVD 방법으로 트렌치에 침착하고, 실리콘 표면으로부터 전도성 재료의 상부 에지까지 예컨대 100 ㎚의 간격이 남도록 재식각한다. 그러한 상부 에지를 넘어 돌출되는 절연 칼라를 식각 단계에서 제거하여 트렌치의 상부 구역에 실리콘으로 이루어진 트렌치 내벽이 노출되도록 한다. 그 후에, 이제는 온도 영향 하에 외향 확산(out-diffusion)되도록 고 농도로 도핑된 전도성 재료를 함유하는 제 3 충전물을 침착한다.
완성된 메모리 셀에서는 도 1에 도시를 생략한 인접 메모리 셀의 게이트 접점을 구동시킬 수 있는 제 2 패시브 워드 라인(passive word line)(WL')이 트렌치(12, 13) 위에서 연장된다. 따라서, 트렌치(12)에 있는 제 3 충전물의 전도성 재료의 상부에서는 위쪽으로 연장되는 제 2 패시브 워드 라인(WL')에 대한 절연 층이 필요하다. 그것은 쉘로우 트렌치 절연체(20)를 충전시키는 것과 동시적인 단계에서 제 3 충전물의 전도성 재료의 상부에 산화물을 침착함으로써 구현된다.
그 경우, 쉘로우 트렌치 절연체는 그것이 트렌치 내벽에 있는 절연 칼라의 상부 에지에 도달되어 2개의 인접 메모리 셀의 서로 나란히 배치된 트렌치(22, 23) 사이에 전기 전도 접속이 이루어지지 않을 정도로 깊숙이 기판 내에 이른다. 그와 관련하여, 쉘로우 트렌치 절연체(20)가 트렌치(12)의 직경의 대략 절반을 커버하여 예컨대 확산 영역의 기판에 속한 트렌치(12)의 상부 구역에 여전히 충분한 크기로 매설 접점(buried strap)이 제공되도록 하는 것을 고려하게 된다.
그 반면에, 패턴(31)이 트렌치 패턴(12) 상에 부정확하게 배치되면, 한편으로 매설 접점에서는 패턴(31)과 트렌치 패턴(12) 사이의 중첩 영역(33)이 지나치게 작게 형성되면서 접촉 면이 감소되거나 접촉 자체가 아주 저지되는 일이 생기지만, 다른 한편으로 트렌치(12)의 대향된 측에서는 지나치게 큰 중첩 영역(33)이 형성되면서 원하지 않는 확산 접촉이 일어나게 된다. 따라서, 그러한 선행 기술에 따른 반도체 메모리 셀의 품질을 유지하기 위해서는 패턴의 위치 정확도 및 크기에 대한매우 엄격한 요건이 요구되거나 위치 정확도 또는 임계 치수(Critical Dimension, CD)와 관련된 매우 좁은 공차가 요구된다. 패턴의 크기가 점점 더 작아질수록 리소그래피 기술에 의해 그러한 요건을 충족시키기가 더욱 더 어려워진다.
본 발명은 트렌치(trench) 및 평면 선택 트랜지스터(planar selection transistor)를 구비한 반도체 메모리 셀과 그 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 메모리 셀을 메모리 셀 구획에 배치하는 것에 관한 것이다.
이하, 본 발명을 첨부 도면을 참조하여 실시예에 의거하여 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 선행 기술에 따른 2개의 인접된 반도체 메모리 셀의 평면도이고,
도 2는 N2주입을 수반하는 본 발명에 따른 방법의 공정 시퀀스에 대한 예를 나타낸 도면이며,
도 3은 아르곤 주입을 수반하는 공정 시퀀스를 포함한 본 발명에 따른 방법의 예를 나타낸 도면이고,
도 4는 도 2 및 도 3의 공정 시퀀스에 이어 계속되는 시퀀스를 나타낸 도면이며,
도 5는 반도체 메모리 셀에서의 본 발명에 따른 패턴의 예를 워드 라인의 평면도(a), 트렌치의 평면도(b), 활성 영역의 평면도(c), 및 개관 평면도(d)로 나타낸 도면이고,
도 6은 본 발명에 따른 2개의 인접된 반도체 메모리 셀의 예의 평면도이다.
따라서, 본 발명의 목적은 전술된 바와 같은 트렌치 패턴(12, 13) 및 트렌치 절연체(20)의 상대적 위치 정확도와 관련된 문제점이 줄어들거나 위치 정확도 공차에 대한 매우 엄격한 요건이 요구되지 않는 반도체 메모리 셀을 제공하는 것이다.
본 발명의 다른 목적은 단지 낮은 위치 정확도만을 수반하게 되는 매설 접점의 접촉 저항의 변동을 회피시키는 것이다.
그러한 목적은 청구항 1에 따른 특징을 갖는 반도체 메모리 셀 및 청구항 6에 따른 반도체 메모리 셀의 배치에 의해 달성된다. 또한, 전술된 목적은 청구항 7에 따른 반도체 메모리 셀 제조 방법 및 청구항 9에 따른 반도체 메모리 셀 제조 방법에 의해 달성된다.
본 발명에 따른 반도체 메모리 셀은 트렌치 내벽의 일 측에만 개구부를 포함하는 절연 칼라(isolation collar)를 구비한다. 절연 칼라에 의해 둘러싸인 전도성 재료는 단지 그 측에서만 개구부를 통해 트렌치 내벽에 있는 기판과 접촉된다. 그러한 측은 제 1 확산 영역 쪽에 위치되어 제 1 확산 영역에 대한 매설 접점(buried strap)이 생성되도록 한다.
그 반면에, 트렌치에 있는 개구부와 대향된 측에서는 절연 칼라가 내벽에서개구부와 동일한 높이로 절연 층까지 높이 올려져 전도성 재료가 개구부와 대향된 측에서 실리콘 기판과의 전기 전도 접촉을 하지 않게 된다. 종래의 경우에는 전도성 재료가 절연 칼라의 상부 에지를 넘어 돌출되어 거기서 기판과 접촉함으로써 매설 접점이 구현된다. 대향된 측의 필요한 절연은 거기서 깊숙이 식각된 쉘로우 트렌치 절연체(STI)에 의해 보장된다. 본 발명에 따르면, 절연 칼라는 매설 접점용 개구부의 맞은 편에서 그대로 유지되어 매설 접점과 대향된 측에 대한 추가의 절연체를 마련할 필요가 없게 된다.
개구부는 본 발명에 따라 절연 칼라의 상부 에지에서 단지 일 측에만 있는 노치에 존재하는 것이 바람직하다. 그 경우, 상부 에지는 절연 칼라가 절연 커버 또는 절연 층과 결합되는 다른 측에 비해 개구부의 측, 즉 접점 측에서 보다 더 깊게 된다. 그러나, 절연 칼라의 상부 에지가 트렌치 내벽에 완전히 둘러진 채 유지되도록 개구부가 접점 측에 있는 홀에 존재할 수도 있다.
본 발명에 따른 절연 칼라를 형성함으로써, 활성 영역을 형성하는 패턴이 정확히 정렬된 중첩 구역(33)을 형성하기 위해 트렌치 위에서 종료되어야 할 필요가 없고, 오히려 그것을 넘어 인접 셀에 접경된 경계 면까지 연장될 수 있다는 탁월한 장점이 주어진다. 패턴은 그러한 경계 면에서 인접 셀의 대응 패턴과 만나게 되어 다수의 반도체 메모리 셀에 걸쳐 연장되는 본 발명에 따른 선형 패턴이 생기게 된다. 즉, 반도체 메모리 셀에 있는 빔 패턴이 여러 번 접경되는 것이 아니라 연속적인 선을 형성하기 때문에, 활성 영역 또는 트렌치 절연체를 한정하는 패턴이 메모리 커패시터를 한정하는 트렌치 패턴에 대해 정확하게 위치되어야 한다는 문제점이 현저히 줄어들게 된다. 특히, 그것은 활성 영역을 한정하는 패턴의 종 방향에 대해 그러하다.
또 다른 장점은 2개의 인접 트렌치 사이의 쉘로우 트렌치 절연체를 생략할 수 있음으로써 각각의 셀에 자체 비트 라인 접점을 할당하는 것이 가능하다는 것에 의해 주어진다. 그 경우, 비트 라인 접점은 게이트 접점을 구비한 제 1 액티브 워드 라인과 트렌치의 상부에 형성되는 제 2 패시브 워드 라인 사이에 자기 정렬되어 패터닝될 수 있다. 따라서, 게이트 접점과 그에 따른 선택 트랜지스터는 그것이 패시브 워드 라인으로서 인접 셀의 트렌치를 가로지르는 곳에서 동일한 워드 라인의 횡단면에 비해 보다 더 넓은 폭으로 구성될 수 있다. 그것은 게이트 접점의 중심을 매설 접점 쪽으로 이동시켜야 함이 없이 가능하게 된다.
본 발명에 의하면, 다수의 메모리 셀을 메모리 셀 구획에 배치하는 것은 게이트 접점과 트렌치의 상대 정렬에 의해 미리 주어지는 메모리 셀의 정렬을 모든 메모리 셀에 대해 동일하게 선택하는 형식으로 이루어질 수 있다. 예컨대, 메모리 셀 구획의 레이아웃에서 모든 메모리 셀에 대해 트렌치를 수평으로 바라본 장방형 면의 각각 좌측에, 그리고 게이트 접점을 수평으로 바라본 장방형 면의 각각 우측에 배치할 수 있다. 그것은 마스크 상에 서로 가깝게 인접되어 놓이는 트렌치 커패시터 쌍과 같은 패턴을 리소그래피해야 하는 문제점이 본 발명에 따른 렌즈 수차(lens aberration)에 의해 어느 정도 회피될 수 있다는 장점을 갖는다.
즉, 선행 기술에 따르면 그 경우에 선형 폭의 좌우 비대칭이 생길 수 있다. 본 발명에 따르면, 패턴을 균일하게 대칭으로 배치함으로써 그러한 경우가 발생되지 않게 된다. 그와 관련하여, 트렌치는 레이아웃에서 교차되는 비트 라인과 워드 라인의 매트릭스형 배치에 대해 바둑판 모양의 형태로 기판 상에 배치된다. 즉, 예컨대 워드 라인과 비트 라인의 각각의 제 2 교점이 평면도에서 보았을 때에 단지 트렌치의 지점에만 번갈아 놓여지게 된다.
게이트 접점 쪽을 향함으로써 매설 접점을 형성하는 개구부 및 대향된 측에서 개구부에 비해 상승되어 놓인 상부 에지를 구비하는 절연 칼라는 본 발명에 따른 2가지 메모리 셀 제조 방법에 따라 특히 추가의 주입 단계에 의해 유리하게 각각 패터닝된다. 여기서, 주입은 기판 또는 주입되는 산화물의 전기 전도 특성을 변경하는 역할을 하는 것이 아니라, 오히려 후속 공정 단계에서 주입이 이루어진 재료의 특성을 주입이 이루어지지 않은 동일한 재료에 비해 변경하는 역할을 한다. 그럼으로써, 본 발명에 따라 단지 일 방향으로부터의 경사 주입에 의해 트렌치 내벽 측의 고정 특성을 대향된 트렌치 내벽 측에 비해 변경하는 것이 가능하게 된다.
2가지 방법은 제 1 방법에서는 식각 단계 후에 절연 칼라를 주입이 이루어지지 않은 측에서 개방하는 반면에, 제 2 방법에서는 상응하는 식각 단계 후에 절연 칼라를 주입이 이루어진 측에서 개방한다는 점에서 상이하다. 일 구성에서는 그를 위해 아르곤과 N2를 각각 사용한다. 그에 관해서는 실시예에서 더욱 상세히 설명하기로 한다.
예컨대, 실리콘의 열 산화 공정을 아르곤의 주입에 의해 2배를 넘을 정도로 가속시킬 수 있다. 그것은 열 산화 공정 후에 주입이 이루어진 트렌치의 측이 주입이 이루어지지 않은 측에 비해 2배를 넘을 정도로 성장된 층 두께를 갖는다는 것을 의미한다. 따라서, 등방성 식각 공정에서 제거 속도가 일정할 경우에 트렌치 내벽의 주입이 이루어진 측과 그와 대향된 측에서 실리콘 기판으로의 개구부가 보다 더 일찍 노출된다. 바로 그 시점에 식각 공정을 종료하는 것이 바람직하다. 그럴 경우, 주입이 이루어진 측은 식각 공정의 시작 전보다 대략 절반을 넘을 정도의 두께를 갖는 산화물 층을 구비하게 된다.
식각 선택성도 역시 주입에 의해 영향을 받을 수 있다. N2의 경우에는 주입이 이루어진 산화물이 동일한 식각 조건 하에서 주입이 이루어지지 않은 산화물에 비해 대략 2배를 넘는 제거 속도로 식각된다. 본 발명에 따르면, 그것은 선행 기술에 비해 제 2 재식각 후에 바로 행해지지 않는 형식으로 절연 칼라의 산화물에 적용되는 것이 바람직하다. 오히려, 여기서는 산화물 절연 칼라를 남겨두고 그에 N2를 주입한다. 후속 식각 단계에서는 주입이 이루어진 측이 보다 더 신속하게 제거되어 그 측에서 먼저 실리콘 기판으로의 개구부가 생기게 된다. 그 시점에 식각 공정을 종료하여 대향된 측에 아직 충분한 산화물 층의 두께가 존재하도록 하는 것이 바람직하다.
본 발명의 또 다른 바람직한 구성은 등위의 청구항 1, 청구항 6, 청구항 7, 및 청구항 9에 종속된 청구항들로부터 파악될 수 있을 것이다.
반도체 메모리 셀(1)을 제조하는 본 발명에 따른 방법의 실시예가 도 2에 공정 시퀀스로 도시되어 있다. 기판(42)에 트렌치(12)를 형성하되, 트렌치 내벽(48)에 예컨대 TEOS 침착에 의해 절연 칼라(44)를 형성하고, 재식각된 전도성 재료(46)를 트렌치에 위치시키는 공정 단계까지는 공정 경과가 선행 기술과 거의 일치된다. 도 2(a)에는 그러한 공정 시점에서 반도체 메모리 셀(1)에 있는 트렌치(12)의 횡단면도가 도시되어 있다. 그러한 공정 단계까지 재식각을 각각 수반하는 2번의 트렌치 충전이 행해져 있다. 전도성 재료는 전반적으로 폴리실리콘을 함유한다. 절연 칼라(44)는 열 산화 및 그에 뒤이은 산화물 침착에 의해 형성된다. 트렌치(12)의 외부에 있는 기판(42)의 표면 상에는 예컨대 식각 단계의 공정 종료 표식으로서의 역할을 하는 패드 질화물 층(40)이 위치된다.
폴리실리콘(46)의 제 2 재식각 후에 기판 표면 상의 로트에 대해 예컨대 30°의 경사각으로 N2를 주입하는 경사 주입을 행한다. 그러한 경사 주입을 단지 일 방향으로부터만 행한다. 즉, 특히 주입 동안 웨이퍼를 실질적으로 회전시키지 않는다. 그와 같이 하여, 트렌치(12)의 내부에 트렌치(50)의 단지 일 측에서만 절연 칼라의 산화물 층(45)에 주입이 이루어지게 된다. 대향된 측(52)은 주입 충돌의 사각 지대에 위치된다. 도 2의 우측에 도시된 바와 같이, 일 측(50)에서 예컨대 반달의 형태로 절연 칼라(44)의 일부에 주입이 이루어지게 된다.
이어서, 웨이퍼에 등방성 습식 식각 단계를 적용하는데, 그 경우에 주입이 이루어진 절연 칼라(44)의 산화물(45)은 대향된 측(52)의 주입이 이루어지지 않은 산화물보다 2배만큼 더 높은 식각율로 식각된다. 폴리실리콘(46)의 상부 에지의 약간 아래에 놓인 절연 칼라(44)의 부분은 양쪽에서 주입이 이루어지지 않은 채로 남겨진다.
상승된 식각율에 의해, 트렌치(12)의 일 측(50)에 있는 트렌치 내벽(48)에서 먼저 기판(42)의 표면이 노출되게 된다. 대향된 측(52)에서는 절연 칼라(44)의 잔존 산화물 층(47)이 식각 단계의 시작 시에 비해 고작 절반 정도의 크기로 된 두께(58)를 갖는다.
본 예의 공정 시퀀스를 속개하는 것을 설명하기에 앞서, 제 1 실시예에서 구현된 상태를 얻는 공정 경과에 대한 대안적 예를 이하에서 설명하기로 한다. 도 2에 도시된 프로파일과 동일한 도 3(a)에 도시된 트렌치(12)의 횡단면 프로파일로부터 출발하여, 제 1 실시예에서와 같이 하는 대신에 경사 주입 단계 전에 전도성 재료(46)를 넘어 돌출된 절연 칼라(44)의 부분을 제거하는 습식 식각을 행한다. 이제, 트렌치 내벽(48)에서 기판(42)이 노출되게 된다. 이어서, 트렌치의 단지 일 측(52)에서만 웨이퍼로부터의 수직선에 대해 예컨대 30°의 경사각으로 아르곤 주입을 행한다. 그 결과, 대향된 측(50)은 트렌치(12)에서 주입 충돌의 사각 지대에 놓이게 된다. 기판(42)에 있는 영역(49)은 아르곤 충돌에 의해 도핑된다(도 3(b)). 이어서, 트렌치(12)에 있는 기판(42)의 노출된 표면의 열 산화를 행한다. 아르곤 주입이 이루어진 기판(42)은 열 산화 시에 2배만큼 더 높은 산화 속도를 갖기 때문에, 일 측(52)에서 성장된 산화물(55)의 두께(58)는 대향된 측(50)의 두께(60)에 비해 2배만큼 더 큰 값에 달하게 된다. 그것은 폴리실리콘 충전물(46) 상에 형성되는 산화물 층(57)의 두께에도 마찬가지로 해당된다.
도 3(d)는 후속의 등방성 식각 단계의 결과를 나타낸 것으로, 일 측(50)에서 트렌치 내벽(48)의 표면이 노출될 때에 그러한 식각 단계를 종료한다.
제 1 실시예 및 제 2 실시예에 도시된 주입 단계의 선량 세기는 각각 제곱센티미터 당 1015입자이다.
도 4는 본 발명에 따른 방법의 공정 단계에 이어 속개되는 단계를 나타낸 것이다. 제 1 실시예와 제 2 실시예 사이의 유일한 차이점은 제 1 실시예에 따르면 패드 질화물(40)의 상부 에지까지 얇은 산화물 칼라(44)가 뻗쳐 있는 반면에, 제 2 실시예에 따르면 당연히 패드 산화물(40)의 내벽에 산화물이 존재하지 않는다는 것이다. 이전까지의 폴리실리콘 충전물(46) 상에는 고 농도로 도핑된 폴리실리콘 층(59)을 침착하고, 도핑된 폴리실리콘 층(59)의 상부에 여전히 실리콘 기판(42)의 상부 에지가 놓여지도록 폴리실리콘 층(59)을 재식각한다(도 4(a)). 폴리실리콘(59)을 3번째로 충전하기 전에 트렌치(12)에서 노출된 기판(42)의 표면을 질화시켜 후속 단계에서 형성되는 매설 접점의 영역에서 기판의 양호한 처리가 보장되도록 하는 것이 바람직하다.
이어서, 리소그래피 단계에서 쉘로우 트렌치 절연체(STI)(20)를 패터닝한다. 그 경우에, 도 4에 도시된 부분을 레지스트 마스크에 의해 완전히 차폐시킨다.
레지스트 마스크를 제거한 후에 쉘로우 트렌치 절연체(STI)(20)와 아직 개방되어 있는 트렌치(12)에 절연 층을 마련한다. 도 4(b)에서 알 수 있는 바와 같이, 그에 의해 트렌치 개구부에 산화물 커버(62)가 형성되게 된다. 그러한 절연 커버(62)를 HDP 공정으로 침착하는 것이 바람직하다. 절연 커버(62)는 탑 트렌치 산화물(Top Trench Oxide, TTO)로서 지칭될 수도 있다.
도 4(c)에 도시된 바와 같이, 열 공정 시에 외향 확산에 의해 도핑된 폴리실리콘(59)으로부터 밖으로 매설 접점(70)이 생성된다. 공정을 계속 진행하면, 기판(42)에 제 1 확산 영역(14)과 제 2 확산 영역(16)이 형성된다. 그러한 확산 영역(14, 16)은 형성하려고 하는 평면 선택 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 기판 상에 액티브 워드 라인(80)과 패시브 워드 라인(82)을 형성하는데, 액티브 워드 라인(80)은 게이트 접점(10)을 포함한다. 그러한 액티브 워드 라인(80)은 폴리실리콘(84), 규화텅스텐(85), 및 질화규소(86)로 이루어진 층적물을 포함하되, 그 옆에는 스페이서(87)가 배치된다. 제 2 확산 영역(16) 상에는 비트 라인 접점(18)이 자기 정렬되어 형성된다. 도 4(c)에서 알 수 있는 바와 같이, 반도체 메모리 셀(1)의 트렌치(12)의 폴리실리콘 충전물(46, 59)은 절연 칼라(44) 및 절연 커버(62)에 의해 반도체 메모리 셀(1)의 기판(42)으로부터 절연된다. 그 반면에, 고유의 반도체 메모리 셀(1)의 기판(42)에는 매설 접점(70)이 존재하게 된다.
도 5는 본 발명에 따른 반도체 메모리 셀(1)에 있어 리소그래피 패터닝을 위한 패턴을 웨이퍼 상에 배치하는 것을 예시적으로 나타낸 것이다. 도 5(a)에는 워드 라인(80, 82)이 도시되어 있다. 워드 라인은 워드 라인이 가로지르는 관심 대상의 메모리 셀에 따라 워드 라인의 확장된 영역에서 액티브 워드 라인(80)이 되는 반면에, 좁혀진 지점에서는 트렌치의 절연 커버의 상부에서 연장되는 패시브 워드 라인(82)을 찾아볼 수 있다.
도 5(b)에는 트렌치(12)를 형성하기 위한 장방형 패턴이 도시되어 있다. 선행 기술에 따른 트렌치 쌍 대신에 트렌치(12)를 배치하는 도시된 패턴, 바람직하게는 규칙적인 패턴은 트렌치 커패시터를 접속시키기 위한 일 측의 매설 접점(70)을 자기 정렬되게 형성하는 방법과 결부시켜 트렌치 셀에 대한 그러한 레이아웃을 조합시킴으로써 구현되게 된다.
도 5(c)는 활성 영역 또는 그 사이에 놓이는 쉘로우 트렌치 절연체(STI)(20)를 형성하기 위한 패턴(31)으로서의 긴 선의 패턴을 나타낸 것이다.
도 5(d)는 도 5(a) 내지 도 5(c)의 패턴을 개관적으로 나타낸 것이다. 특히, 도면의 패턴에 대해 수평 병진 대칭성이 존재하고, 그에 의해 트렌치(12)에 따른 오버레이 공차(overlay tolerance)의 문제점이 회피되는 것을 알 수 있다.
도 6은 본 발명에 따른 반도체 메모리 셀(1)과 그에 인접된 반도체 메모리 셀(2)의 평면도를 나타낸 것이다. 양자의 반도체 메모리 셀(1, 2)은 트렌치(12)에 대한 게이트 접점(10)의 상대 정렬 또는 트렌치(13)에 대한 게이트 접점(11)의 상대 정렬에 있어 동일하게 서로 나란히 배치된다. 각각의 반도체 메모리 셀은 그 자체의 비트 라인 접점(18, 19)을 구비한다. 트렌치(12)를 인접 메모리 셀(2)의 확산 영역(17)에 대해 절연시키는 것은 단지 트렌치(12)의 일 측에만 배치되는 상승된 절연 칼라(44, 47, 55)에 의해 구현된다. 다른 측에는 매설 접점(70)용 개구부가 위치된다.
도면의 주요 부분에 대한 부호의 설명
1, 2 : 반도체 메모리 셀 10, 11 : 게이트 접점
12, 13 : 트렌치 14, 15 : 제 1 확산 영역
16, 17 : 제 2 확산 영역 18, 19 : 비트 라인 접점
20 : 쉘로우 트렌치 절연체(STI)
22, 23 : 웨이퍼 상의 타원형 트렌치 형태
30 : 인접 메모리 셀 사이의 경계 면
31 : 활성 영역을 형성하기 위한 패턴 32 : 오버레이 공차
33 : 트렌치와 활성 영역 사이의 중첩 영역
40 : 패드 질화물 42 : 기판
44 : 절연 칼라
46 : 전도성 재료, 제 2 충전물의 폴리실리콘
47 : 절연 칼라의 얇은 상부 48 : 트렌치 내벽
49 : 트렌치 내벽에 있는 주입이 이루어진 기판
50 : 트렌치의 개구부를 형성하려는 측
52 : 트렌치의 절연체를 형성하려는 측
55 : 열에 의해 형성된 절연 칼라의 상부
58, 57, 60 : 산화물 두께
62 : 절연 층/절연 커버(탑 트렌치 산화물, TTO)
70 : 매설 접점
59 : 전도성 재료, 제 3 충전물의 폴리실리콘
80 : 액티브 워드 라인 82 : 패시브 워드 라인
84 : 폴리실리콘 85 : 규화텅스텐
86 : 질화규소 87 : 스페이서
88 : 붕소/인 규산염 유리(Boron-Phosphorous-Silicate-Glass, BPSG)

Claims (17)

  1. - 기판(42),
    - 기판(42)에 배치되고, 하부 영역, 중간 영역, 및 상부 영역을 구비한 트렌치 내벽(48)이 마련되는 트렌치(12),
    - 트렌치 내벽(48)의 하부 영역에 배치되는 유전체 층,
    - 트렌치 내벽에서 중간 영역 및 상부 영역에 배치되고, 상부 에지를 구비하는 제 1 절연 칼라(44, 47, 55),
    - 하부 영역 및 중간 영역에서 전도성 재료(46, 59)로 충전된 트렌치의 제 1 충전물,
    - 트렌치(12)에서 트렌치(12)의 상부 영역의 전도성 재료(46, 59) 상에 배치되고, 절연 칼라(44, 47, 55)와 결합되는 절연 커버를 형성하기 위한 제 1 절연 층(62),
    - 절연 칼라(44, 47, 55)에 있고,
    a) 트렌치(12)의 일 측에서 완전히 절연 층의 하부(50)에 놓여지고,
    b) 트렌치(12)로부터 동일 반도체 메모리 셀(1)의 게이트 접점(10) 쪽으로 향하며,
    c) 전도성 재료(59)로 충전되는 개구부,
    - 매설 접점(70)을 형성하기 위한 개구부 내의 전도성 재료에 전기 전도 접속되는 기판의 도핑된 매설 영역, 및
    - 제 1 워드 라인(80)의 제 1 게이트 접점(10), 제 1 확산 영역(14), 및 제 2 확산 영역(16)을 구비하는 평면 트랜지스터를 포함하되,
    - 제 1 확산 영역(14)은 기판(42)에 배치되어 도핑된 매설 영역에 전기 전도 접속되고,
    - 제 2 확산 영역(16)은 기판(42)에 배치되어 비트 라인 접점(18)에 전기 전도 접속되는 것을 특징으로 하는 트렌치(12) 및 평면 트랜지스터를 구비한 반도체 메모리 셀(1).
  2. 제 1 항에 있어서,
    - 제 2 확산 영역(16)은 트렌치(12) 및 제 1 게이트 접점(10)과 대향된 측에서 제 2 반도체 메모리 셀(2)의 제 2 트렌치(13)와 접경되고,
    - 제 2 반도체 메모리 셀(2)의 제 2 트렌치(13)는 제 2 확산 영역(16) 쪽을 향한 측에서 제 2 절연 칼라(44', 47', 55') 및 그 제 2 절연 칼라(44', 47', 55')와 결합되는 제 2 절연 층(62')을 구비하여 제 2 트랜치(13)에 있는 제 2 전도성 재료(46', 59')가 제 1 반도체 메모리 셀(1)의 제 2 확산 영역(16)으로부터 절연되는 것을 특징으로 하는 반도체 메모리 셀(1).
  3. 제 1 항 또는 제 2 항에 있어서,
    절연 층(62)의 상부에 제 1 반도체 메모리 셀(1)용의 패시브 워드 라인(82)이 배치되고, 그 패시브 워드 라인(82)은 인접 제 3 반도체 메모리 셀에 있는 제 2 게이트 접점(11)에 접속되는 것을 특징으로 하는 반도체 메모리 셀(1).
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    제 1 워드 라인(80)이 게이트 접점(10)은 제 1 폭을 갖고, 제 2 워드 라인(80)은 절연 층(62)의 상부에 있는 메모리 셀(1) 내의 지점에서 제 2 폭을 갖되, 제 1 폭이 제 2 폭보다 더 큰 것을 특징으로 하는 반도체 메모리 셀(1).
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    반도체 메모리 셀(1)은 종 방향의 양측에서 단지 절연 트렌치(20)에 의해서만 인접 제 3 반도체 메모리 셀로부터 각각 절연되는 것을 특징으로 하는 반도체 메모리 셀(1).
  6. - 배치물의 반도체 메모리 셀(1, 2)은 기판(42)에서 트렌치(12)에 대한 평면 트랜지스터의 상대 정렬을 각각 갖되, 메모리 셀 구획에서의 상대 정렬이 다수의 반도체 메모리 셀(1, 2)에 대해 동일하고,
    - 8 F2미만의 면적을 각각 갖되, 여기서 F는 리소그래피 투영 시에 해상될 수 있는 패턴의 최소의 길이 단위인 것을 특징으로 하는 제 1 항 내지 제 5 항 중의 어느 한 항에 따른 트렌치(12, 13) 및 평면 트랜지스터를 각각 구비한 다수의 서로 인접된 반도체 메모리 셀(1, 2)의 배치물.
  7. 제 6 항에 있어서,
    반도체 메모리 셀의 트렌치(12, 13)는 서로 교차되는 워드 라인과 비트 라인에 의해 형성되는 매트릭스 배치로 바둑판 모양의 형태로 배치되되, 워드 라인(80, 82)과 비트 라인은 서로 대략 수직하게 배치되는 것을 특징으로 하는 다수의 서로 인접된 반도체 메모리 셀의 배치물.
  8. 제 7 항에 있어서,
    2개보다 더 많은 반도체 메모리 셀(1, 2)의 부분이 연결되어 있는 공통의 활성 영역을 구비하는 것을 특징으로 하는 다수의 서로 인접된 반도체 메모리 셀의 배치물.
  9. - 기판(42)을 마련하는 단계,
    - 내벽(48)과 그 상에 침착된 유전체 층을 구비한 트렌치(12)를 형성하는 단계,
    - 전도성 재료(46)로 트렌치(12)의 제 1 충전물을 형성하는 단계,
    - 트렌치(12)에 있는 전도성 재료(46)와 유전체 층을 재식각하는 제 1 재식각 단계,
    - 전도성 재료의 상부에서 내벽 상에 절연 칼라(44)의 하부를 형성하는 단계,
    - 제 1 충전물의 상부에서 전도성 재료(46)로 트렌치의 제 2 충전물을 형성하는 단계,
    - 트렌치(12)에 있는 전도성 재료(46)와 절연 칼라(44)를 재식각하는 제 2 재식각 단계,
    - 내벽의 단지 일 측(52)에서만 기판에 화학 물질을 경사각을 두고 주입하되, 화학 물질을 그것이 주입된 기판의 산화를 가속시키는 특성을 갖는 것으로 하는 경사 주입 단계,
    - 절연 칼라(44)의 하부의 위에서 기판(42)을 산화시켜 트렌치(12)에 절연 칼라(44)의 상부(55)를 형성하는 단계,
    - 단지 일 측(52)과 대향된 주입이 이루어지지 않은 측(50)에서만 절연 칼라(44)의 상부(55)를 식각하여 절연 칼라(44)의 상부(55)에 개구부를 노출시키는 단계,
    - 전도성 재료(59)로 트렌치의 제 3 충전물을 형성하는 단계,
    - 절연 칼라(44)의 상부(55)의 상부 에지의 아래의 높이까지 전도성 재료(59)를 재식각하여 절연 칼라(44)의 개구부에 매설되는 접점(70)을 기판(42)에 대해 한정하는 제 3 재식각 단계, 및
    - 절연 층(62)으로 트렌치의 충전물을 형성하여 절연 커버를 형성하는 단계를 포함하는 것을 특징으로 하는 제 1 항 내지 제 5 항 중의 어느 한 항에 따른 반도체 메모리 셀(1)을 제조하는 방법.
  10. 제 9 항에 있어서,
    - 실리콘으로 된 기판(42)을 포함시키고,
    - 화학 물질이 주입된 실리콘의 산화를 가속시키는 특성을 갖는 화학 물질에 아르곤이 포함되도록 하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  11. - 기판(42)을 마련하는 단계,
    - 내벽(48)과 그 상에 침착된 유전체 층을 구비한 트렌치(12)를 형성하는 단계,
    - 전도성 재료(46)로 트렌치(12)의 제 1 충전물을 형성하는 단계,
    - 트렌치에 있는 전도성 재료(46) 및 유전체 층을 재식각하는 제 1 재식각 단계,
    - 전도성 재료(46)의 상부에서 내벽 상에 절연 칼라(44)를 형성하는 단계,
    - 제 1 충전물의 상부에서 전도성 재료(46)로 트렌치의 제 2 충전물을 형성하는 단계,
    - 트렌치에 있는 전도성 재료(46)를 재식각하여 절연 칼라(44)의 일부를 노출시키는 제 2 재식각 단계,
    - 단지 일 측(50)에서만 절연 칼라(44)의 노출된 부분에 화학 물질을 경사각을 두고 주입하되, 화학 물질을 그것이 주입된 절연 칼라(44)의 재료의 식각 공정에 대한 선택성을 높이는 특성을 갖는 것으로 하는 경사 주입 단계,
    - 화학 물질이 주입된 절연 칼라(44)의 측에서 절연 칼라(44)를 식각하여 절연 칼라(44)에 개구부를 노출시키는 단계,
    - 전도성 재료(59)로 트렌치의 제 3 충전물을 형성하는 단계,
    - 절연 칼라(44)의 상부 에지의 아래의 높이까지 전도성 재료(59)를 재식각하여 절연 칼라(44)의 개구부에 매설되는 접점(70)을 기판(42)에 대해 한정하는 제 3 재식각 단계, 및
    - 절연 층(62)으로 트렌치(12)를 충전시켜 절연 커버를 형성하는 단계를 포함하는 것을 특징으로 하는 제 1 항 내지 제 5 항 중의 어느 한 항에 따른 반도체 메모리 셀(1)을 제조하는 방법.
  12. 제 11 항에 있어서,
    절연 칼라(44)에 산화물을 함유시키고, 화학 물질이 주입된 절연 칼라(44)의 산화물의 식각 공정에 대한 선택성을 높이는 특성을 갖는 화학 물질을 아르곤으로 하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  13. 제 9 항 내지 제 12 항 중의 어느 한 항에 있어서,
    제 3 재식각 단계 후에,
    - 하나 이상의 활성 영역과 하나 이상의 절연 트렌치를 한정하는 스트립형 영역(31)을 마스크로 차폐시키되, 스트립형 영역(31)이 3개 이상의 인접 반도체 메모리 셀(1, 2)의 연결되어 있는 면 부분을 커버하도록 하는 단계,
    - 마스크에 의해 차폐되지 않은 영역에 반도체 메모리 셀(1)을 2개 이상의 인접 반도체 메모리 셀로부터 절연시켜 반도체 메모리 셀(1)의 종 방향 측에서 그 인접 반도체 메모리 셀과의 경계 면을 형성하는 절연 트렌치(20)를 형성하는 단계,
    - 마스크를 제거하는 단계, 및
    - 반도체 메모리 셀(1)의 트렌치(12)가 절연 층(62)에 의해 폐쇄되도록 절연 층(62)을 침착하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  14. 제 13 항에 있어서,
    절연 층(62)으로 트렌치(13)를 충전시키는 단계 후에
    - 개구부가 형성된 측(50)에서 트렌치(12)의 옆으로 기판(42) 상에 게이트 접점(10)을 구비한 제 1 워드 라인(80)을 형성하고, 절연 층(62) 상에 제 2 워드 라인(82)을 형성하는 단계, 및
    - 기판(42)에서 게이트 접점(10)과 트렌치(12) 사이에 제 1 확산 영역(14)을 형성하고, 게이트 접점(10)과 인접 반도체 메모리 셀(2)의 또 다른 트렌치(13) 사이에 제 2 확산 영역(16)을 형성하는 단계를 행하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  15. 제 14 항에 있어서,
    제 2 확산 영역(16) 상에 비트 라인 접점(18)을 형성하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  16. 제 9 항 내지 제 15 항 중의 어느 한 항에 있어서,
    기판 표면에 대한 경사 주입의 경사각을 15°보다 더 크고 40°보다 더 작게 하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
  17. 제 7 항 내지 제 16 항 중의 어느 한 항에 있어서,
    주입을 위한 선량을 기판의 제곱센티미터 당 1014입자보다 더 크고 1016입자보다 더 작게 하는 것을 특징으로 하는 반도체 메모리 셀(1)의 제조 방법.
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