KR20040080239A - 반도체소자의 중첩마크 - Google Patents

Abstract

본 발명은 반도체소자의 중첩마크에 관한 것으로,

중첩도 측정 과정에서 중첩마크의 열화나 측정장치의 계측 특성에 의해 발생되는 중첩도 측정 오류를 개선하기 위하여, 중앙에 안박스가 구비되고, 바깥쪽에 제1바깥바아가 구비되고, 상기 안박스와 제1바깥바아 사이에 제2바깥바아가 구비되되, 상기 제1바깥바아 또는 제2바깥바아가 슬릿 형태로 구비되어, 하나의 안박스와 두 개의 서로 다른 형태를 갖는 바깥바아로 형성되는 측정마크를 형성함으로써 특정 형태의 측정마크 열화로 측정이 불가능하거나 측정 에러가 발생되는 경우 다른 형태의 측정마크를 이용하여 계측할 수 있어 측정 에러를 예방하고, 공간 마진을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 중첩마크{A overlay mark of a semiconductor device}

본 발명은 반도체소자의 중첩마크에 관한 것으로, 특히 평탄화식각공정인 CMP ( chemical mechanical polishing ) 공정이나 에치백 공정 등이 적용되는 층에서의 중첩도 측정 과정에서 중첩마크의 열화나 측정장치의 계측 특성에 의해 발생되는 중첩도 측정 오류를 개선할 수 있는 중첩마크에 관한 것이다.

일반적으로, 층간의 중첩도 측정방법은, 웨이퍼 패터닝시 하지층에서 만들어지는 박스 패턴에 현재 공정이 진행중인 층 ( 이하에서 "현층"이라 함 ) 에 형성되는 작은 박스 패턴을 중첩시켜 박스인박스 ( box in box ) 중첩마크를 형성한 다음, 각 박스 패턴 중심 좌표간의 오정렬 정도를 좌표화하여 측정하였다.

이러한 메커니즘으로 종래의 중첩 마크는 박스인박스나 바아인바아 ( bar in bar ) 또는 이들의 조합으로 이루어지는 형태로 마스크를 사용해 측정하였다.

그러나, 최근 대용량 미세패턴 구현의 반도체 제조 공정에서는 단차 평탄화를 위한 CMP 공정이나 플러그를 형성하는 에치백 공정이 적용되면서 종래에 사용되었던 중첩 마크에서 패턴 모양 및 크기에 따라 패터닝 특성이 저하되는 패턴 열화현상이 발생되었다.

그로 인하여, 중첩도 측정시 계측장비가 중첩 마크 이미지를 인식하는데 에러를 유발하게 되고 정확한 정렬도를 측정하기 어렵게 되었다.

이러한 현상이 심하면 중첩도 측정값이 실제 메인 셀 패턴간의 정렬도를 대변하지 못하게 되므로 정렬오차 범위를 매우 작게 관리해야 하는 크리티컬 층 ( critical layer ) 의 경우 계측 상의 에러성분이 층간의 중첩도에 직접적인 영향을 미치므로 소자의 특성 저하나 페일(fail)을 유발할 수 있다.

이러한 문제점을 개선하기 위하여 패턴 크기가 작은 슬릿 형태 ( slit type ) 의 중첩 마크가 새로이 도입되거나,

측정 원리가 상이한 계측 장치의 혼용에 따라 특정 장비의 측정 원리에 적합한 고유의 중첩 마크가 요구되면서

중첩도 측정이 필요한 각 층간에 두 종류 이상의 중첩 마크를 삽입하게 되고, 중첩마크가 삽입되는 마스크 상의 필요 공간이 불필요하게 많아지게 되었다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 중첩마크를 도시한 평면도이다.

도 1a를 참조하면, 하지층에 슬릿 형태의 바깥바아(31)가 구비되고, 현층에서 안박스(33)가 구비되어 바아인박스 형태의 측정마크를 형성한다.

도 1b를 참조하면, 하지층에 바깥바아(41)가 구비되고, 현층에 안박스(43)가 구비되어 바아인박스 형태의 측정마크를 형성한다.

도 2a 및 도 2b 는 종래기술에 따라 형성되는 두 가지 형태의 측정마크를 각각 도시한 셈사진으로서, 두 가지 형태의 일측은 박스인박스 형태를 도시하고 타측은 바아인박스 ( bar in box ) 형태를 도시한 것이다. 여기서, 일측은 A 사의 계측 장치에 적합한 측정마크인 도 1a 를 도시하고, 타측은 B 사의 계측 장치에 적합한 측정마크인 도 1b 를 도시한다.

상기 도 2a 는 상기 두 가지 형태의 측정마크가 비정상인 경우를 도시한 것으로, 텅스텐 플러그를 형성하기 위한 에치백 공정후 잔류물이 잔존하는 경우나 CMP 공정에 의한 패턴 열화가 발생되는 경우에 의하여 비정상적인 형태로 형성된 것을 도시한다.

상기 도 2b 는 상기 두 가지 형태의 측정마크가 정상적으로 계측 장치에 적합한 상태를 도시한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 중첩마크는, 중첩마크가 삽입되는 마스크 상의 필요 공간을 불필요하게 많아지게 하여 반도체소자의 고집적화를 어렵게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 두 개 또는 세 개의 중첩마크를 하나의 위치에 형성하여 중첩마크의 적용면적을 감소시킬 수 있도록 함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 반도체소자의 중첩마크를 제공하는데 그 목적이 있다.

도 1a 및 도 1b 는 종래기술에 따른 중첩마크를 도시한 평면도.

도 2a 및 도 2b 는 종래기술에 따른 중첩마크의 실제상태를 도시한 셈사진.

도 3 은 본 발명에 따른 중첩마크를 도시한 평면도.

도 4a 및 도 4b 는 본 발명에 따른 중첩마크의 적용 상태를 도시한 평면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 제1바깥바아 13 : 제2바깥바아

15,33,43 : 안박스 31 : 바깥박스(슬릿형태)

41 : 바깥박스(바아형태)

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크는,

중앙에 안박스가 구비되고,

바깥쪽에 제1바깥바아가 구비되고,

상기 안박스와 제1바깥바아 사이에 제2바깥바아가 구비되되, 상기 제1바깥바아와 제2바깥바아 중의 하나가 슬릿 형태로 구비되어,

하나의 안박스와 두 개의 서로 다른 형태를 갖는 바깥바아로 형성된 것과,

상기 바아와 박스, 상기 바아와 바아 사이의 거리는 10 ㎛를 유지하는 것과,

상기 측정마크의 전체 크기가 가로, 세로 각각 40 ㎛ 크기 이내로 구비되는 것을 특징으로 한다.

한편, 본 발명의 원리는,

두 가지 측정마크를 하나의 측정마크 위치에 형성하되, 박스인박스의 안박스는 현층에서 형성하고, 하지층에 서로 다른 형태를 갖는 상기 박스인박스의 바깥박스를 2 중으로 형성하는 것이다. 상기 서로 다른 형태는, 측정장비에 따라 선택적으로 사용할 수 있도록 형성한 것이며, 후속 공정으로 손상되는 바깥박스 부분을 대신하여 다른 바깥박스를 선택적으로 사용할 수 있도록 한 것이다.

일반적으로 마스크에 디자인할 수 있는 측정마크는 가로, 세로 각각 40 ㎛ 의 크기 정도로 형성할 수 있다.

따라서, 상기 안박스를 10 ㎛ 이내로 형성하고, 상기 안박스와 바깥 박스와의 거리를 10 ㎛ 로 유지하며, 전체크기가 가로, 세로 각각 40 ㎛를 넘지 않도록 형성한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 3 은 본 발명의 실시예에 따른 반도체소자의 중첩마크를 도시한 평면도로서, 두 개의 중첩마크를 역할을 할 수 있도록 형성한 것이다.

도 3을 참조하면, 하지층에 바아인박스의 제1바깥바아(11)에 해당되는 부분을 형성한다. 이때, 상기 제1바깥바아(11)는 박스 형태를 갖는 네 개의 바아로 형성된다.

또한, 후속공정으로 형성될 안박스(15)와 상기 제1바깥바아(11) 사이에 제2바깥바아(13)가 구비되되, 상기 제2바깥바아(13)는 슬릿 ( slit ) 형태로 형성된다.

여기서, 상기 제1바깥바아(11)는 가로, 세로 각각 40 ㎛ 이내의 크기로 형성한다.

상기 제2바깥바아(13)는 상기 제1바깥바아(11)의 안쪽으로 10 ㎛ 거리를 유지하며 형성한다.

후속 공정으로, 상기 하지층의 상부인 현층에서 안박스(15)를 형성함으로써 하나의 측정마크 자리에 서로 다른 측정마크를 적용할 수 있도록 하여 측정마크를 디자인하여 형성한다.

상기 안박스(15)는 제2바깥바아(13)의 안쪽에 구비되되, 상기 제2바깥바아(13)와 10 ㎛ 의 거리를 유지하며 가로 세로 각각 10 ㎛ 크기로 형성한다.

본 발명의 다른 실시예는, 상기 안박스 ( inner box )(15) 대신 안바아 ( inner bar )를 형성하거나, 상기 제1바깥바아 ( outer bar ) 대신 바깥박스 ( outer box )를 형성하거나, 상기 바깥바아를 슬릿형태로 형성하는 것이다.

도 4a 및 도 4b 는 본 발명의 실시예에 따른 형성된 측정마크를 사용하는 경우를 도시한 것이다.

상기 도 4a 는 슬릿 형태를 선택하여 계측하는 경우를 도시하고, 상기 도 4b 는 바아 형태를 선택하여 계측하는 경우를 도시한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 중첩마크는 다음과 같은 효과를 제공한다.

1. 하나의 측정마크에 여러 형태의 측정마크를 동시에 구현하여 마크 형태를 선택적으로 적용할 수 있다.

2. 특정 형태의 측정마크 열화로 측정이 불가능하거나 측정 에러가 발생되는 경우 다른 형태의 측정마크를 이용하여 계측할 수 있어 측정 에러를 예방할 수 있다.

3. 마스크에 여러 형태의 측정마크를 추가로 디자인하지 않아도 되어, 측정마크를 형성할 수 있는 공간 마진을 용이하게 확보할 수 있다.

4. 하나의 측정마크에서 슬릿 형태의 측정마크와 바아 형태의 측정마크가 동시에 적용 가능하므로 두 마크에 대해 각각 정렬도 측정을 할 경우 광학기에 의한 중첩 마크 패터닝 측성시 렌즈의 수차 성분도 간접적으로 예측할 수 있다.

Claims (3)

1. 중앙에 안박스가 구비되고,

   바깥쪽에 제1바깥바아가 구비되고,

   상기 안박스와 제1바깥바아 사이에 제2바깥바아가 구비되되, 상기 제1바깥바아와 제2바깥바아 중의 하나가 슬릿 형태로 구비되어,

   하나의 안박스와 두 개의 서로 다른 형태를 갖는 바깥바아로 형성된 것을 특징으로 하는 반도체소자의 중첩마크.
2. 제 1 항에 있어서,

   상기 바아와 박스, 상기 바아와 바아 사이의 거리는 10 ㎛를 유지하는 것을 특징으로 하는 반도체소자의 중첩마크.
3. 제 1 항에 있어서,

   상기 측정마크의 전체 크기가 가로, 세로 각각 40 ㎛ 크기 이내로 구비되는 것을 특징으로 하는 반도체소자의 중첩마크.