KR20010002126A - 중첩마크 - Google Patents

Abstract

본 발명은 반도체소자의 중첩마크에 관한 것으로, 코마수차에 의하여 실제 셀 패턴이 쉬프트 ( shift ) 되는 정도를 정확하게 예측할 수 있도록 실제 셀패턴과 같은 구조가 구비되는 중첩마크를 형성함으로써 셀 패턴의 정보를 정확하게 확보하고 이를 이용한 공정을 실시하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

중첩마크{An overlay mark}

본 발명은 반도체소자의 중첩마크에 관한 것으로, 특히 반도체 또는 액정표시장치의 패턴 형성공정시 패턴 인쇄 ( pattern registration ) 에 관여하는 프로젝션 렌즈의 수차 ( aberration ) 중에서 코마 수차 ( coma aberration ) 효과를 정량적으로 측정할 수 있는 중첩마크에 관한 것이다.

일반적으로, 반도체나 액정표시장치의 패턴 형성공정시 패턴의 중첩에 관여하는 프로젝션 렌즈의 수차는 왜곡 ( distortion ) 과 코마 수차로 분류된다.

종래에는 중첩마크로 읽어 드리는 미스레지스트레이션 ( misregistration ) 즉, 오정렬된 인쇄 정보는 실제 셀 패턴의 인쇄와 다르게 분포하는 경우가 있다.

특히, 패턴의 크기가 작아지고 오프-어식스 일루미네이션 ( off-axis illumination ) 또는 위상반전마스크를 사용하게 되면서 렌즈에서 셀을 투사 ( tracing ) 하는 경로와 중첩마크가 투사하는 경로가 서로 다를때 이러한 현상은 더욱 심하게 유발된다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 평면도이다.

먼저, 게이트전극 라인과 같이 라인(11)/스페이스(13) 형태의 패턴을 형성한다.

그리고, 반도체기판 상의 여유공간에 바깥박스(15)와 안박스(17)로 형성된 박스 인 박스 ( box in box ) 형태의 중첩마크를 형성한다. 여기서, 상기 중첩마크는 라인(11)/스페이스(13) 패턴의 형성공정시 형성할 수도 있으며 별도의 형성공정으로 형성할 수도 있다. (도 1a, 도 1b)

후속공정으로 코마 수차에 의한 미스레지스트레이션 정도를 측정한다. 이때, 상기 미스레지스트레이션 정도를 측정하는 중심 요소는 렌즈의 입구 상에서 빛이 투사하는 경로이다.

최근에는 패턴의 크기가 작아지면서 오프-어식스 일루미네이션을 사용하여 패터닝을 실시하는 경우가 많아졌는데, 이때 각각의 패턴에 의한 렌즈에서의 투사 프로파일이 도 2 에 도시된 바와같이 각각 다르기 때문에 도 2a 및 도 2b 에 도시된 바와 같이 미스레지스트레이션 정도가 각기 다르게 된다.

그러나, 현재까지는 이들 미스레지스트레이션 정도가 같다고 생각하고 중첩마크를 형성하고, 이들을 이용한 리딩 데이타 ( reading data ) 를 이용하여 중첩 정도를 보정하여 그에 따른 실제 셀의 미스레지스트레이션을 정확하게 측정할 수 없었다.

도 2a 내지 2c 는 오프-어식스 일루미네이션을 사용하여 패터닝을 실시하는 경우 렌즈에서의 투사 프로파일을 도시한 그래프도로서, 쿼드로폴 ( quadrupole ) 을 사용하는 경우이다. 이때, 투사조건은 빛의 파장 248 ㎛, 0.63 NA, 쿼드로폴의 큰 반지름 0.6 ㎛, 쿼드로폴의 작은 반지름 0.2 ㎛ 이고 패턴 크기가 0.2 ㎛ 이다.

여기서, 도 2a 는 0.2 ㎛ 라인/스페이스 패턴을 형성하는 경우를 도시하고, 도 2b 는 0.2 ㎛ 소자분리 스페이스 패턴을 형성하는 경우를 도시하며, 도 2c 는 0.2 ㎛ 소자분리 라인 패턴을 형성하는 경우를 도시한다.

도 3a 및 도 3b 는 종래기술에 따른 반도체소자의 중첩마크를 이용한 패턴 형성공정시 코마수차에 의한 패턴의 쉬프트 현상을 도시한 그래프도이다.

상기 도 3a 는 일반적인 어퍼쳐 ( aperture ) 를 사용하는 경우, 즉 원형의 렌즈 전체 크기가 1 ㎛ 라 할때 빛이 투사되는 부분의 크기가 0.6 ㎛ 인 경우 ⓐ ( 이하 6σ 라 함 ) 와, 빛이 투사되는 부분의 크기가 0.3 ㎛ 인 경우 ⓑ ( 이하 3σ 라 함 ), 그리고 투사되는 투사구가 4개 형성된 쿼드로폴인 경우 ⓒ 에 있어서, 코마수차의 크기 ( field position ) 에 따른 실제 패턴의 쉬프트 정도를 도시한 그래프도이다.

상기 도 3b 는 바깥박스를 0.3σ 로 노광하고 안박스를 0.6σ 로 노광할때 상대적인 미스레지스트레이션을 ⓓ 와 같이 도시하고, 바깥박스를 쿼드로폴로 노광하고 안박스를 0.6σ 로 노광할때 상대적인 미스레지스트레이션을 ⓔ 와 같이 도시한 그래프도이다.

도 4 는 코마 수차가 0.1λ 일때 바깥박스의 쉬프트 현상을 시뮬레이션으로 도시한 것으로서, 기준점인 "0" 로 부터 좌측으로 쉬프트된 것을 도시한다.

상기한 바와같이 종래기술에 따른 반도체소자의 중첩마크는, 실제 셀의미스레지스트레이션 정도를 예측할 수 없고 실제 셀의 미스레지스트레이션을 대표할 수 없기 때문에 반도체소자의 중첩 정확도를 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실제 셀 부분과 같은 형태의 패턴을 중첩마크 상에 형성하여 중첩마크가 실제 셀의 레지스트레이션을 대변할 수 있도록 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 중첩마크를 제공하는데 그 목적이 있다.

도 1 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 평면도.

도 2 는 렌즈의 출입구에서의 투사 프로파일을 도시한 그래피도.

도 3 및 도 4 는 코마수차에 의한 패턴의 쉬프트 현상을 도시한 그래프도.

도 5 는 본 발명의 실시에에 따른 중첩마크의 형성방법을 도시한 평면도.

도 6 은 본 발명의 다른 실시예에 따라 형성된 중첩마크를 도시한 평면도.

〈 도면의 주요부분에 대한 부호의 설명 〉

11 : 게이트전극 ( 라인 ) 13 : 스페이스 ( space )

15,25,45,51,53,57,59,77 : 바깥 바아 ( outer bar )

17,31,43 : 안박스

21 : 스크라이브 라인 ( scribeline ) 23 : 저장전극 콘택홀

41,71 ; 바깥박스 47,61,73,79 : 안쪽 바아

81 : 내측바아

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크는,

반도체기판 상의 여유면적에 실제 셀 패턴과 동일한 구조의 패턴이 상측에 구비되는 것을 특징으로한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 중첩마크를 형성하되, 셀 영역에 형성되는 패턴 구조를 중첩마크 상측에 형성하여 수차에 의한 패턴의 쉬프트 현상을 정확하게 예측함으로써 반도체소자의 패터닝공정을 용이하게 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 5a 내지 도 5c 는 본 발명의 실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 평면도로서, 캐패시터를 형성하는 경우를 예로하여 설명한 것이다.

먼저, 반도체기판(도시안됨)에 활성영역을 형성하는 소자분리막(도시안됨)을 형성하고, 반도체기판에 게이트전극, 비트라인을 형성한다.

전체표면상부를 평탄화시키는 층간절연막(도시안됨)을 형성하고, 셀 영역에 저장전극 콘택홀(23)을 형성하고 셀 영역의 바깥쪽에 구비된 스크라이브 라인(21)에는 셀영역과 동일한 구조가 구비된 바아형 측정마크(25)를 형성한다. (도 5a)

그 다음, 상기 셀영역에 상기 콘택홀(23)을 매립하는 저장전극(29)을 형성하되, 스크라이브 라인(21)에 형성된 바아형 중첩마크(25)의 내측에 상기 저장전극(29)과 같은 구조의 중첩마크, 즉 안박스(31)를 형성한다. (도 5b)

상기 도 5c 는 상기 도 5a 의 바아형 중첩마크(25) 내측에 상기 도 5b 의 안박스(31)가 중첩된 중첩마크 만을 도시한 것이다.

도 6a 내지 도 6f 는 본 발명의 다른 실시예에 따른 반도체소자의 중첩마크를 도시한 평면도이다.

상기 도 6a 및 도 6b 는 안박스(43)와 바깥박스(41)로 형성된 박스 인 박스 형태의 중첩마크와 바깥바아(45)와 안쪽바아(47)로 형성된 바아 인 바아 형태의 중첩마크를 각각 형성한 것으로서, 실제 셀 패터닝 공정시 중첩마크의 상측에 형성된 것이다.

상기 도 6c 및 도 6d 는 바깥바아(51,53,57,59)를 이중층으로 형성하여 각각 바아 인 박스 ( bar in box ), 바아 인 바아 ( bar in bar ) 형태의 중첩마크를 형성한 것이다.

상기 도 6e 및 도 6f 는 중첩도 측정용 장비에서 발생되는 쉬프트를 방지하기 위한 티.아이.에스. ( tool induced shift, 이하 TIS 라 함 ) 프리 마크 ( free mark ) 를 도시한 평면도이다.

여기서, 상기 도 6e 는 바깥박스(71), 안쪽바아(73) 및 안박스(75)의 구조로 형성된 것이다.

그리고, 상기 도 6b 는 바깥바아(77), 안쪽바아(79) 그리고, 상기 바깥바아(77)와 같은 내측바아(81)를 상기 안쪽바아(79) 내측에 형성한 것이다.

아울러, 본 발명은 또 다른 실시에는 상기 도 6 에 도시된 바와같이 박스와 바아의 혼합된 형태의 다른 구조로 형성할 수도 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 중첩마크는, 중첩마크 상측에 실제 셀 패턴과 같은 구조의 패턴을 형성함으로써 코마 수차에 따른 패턴의 쉬프트 현상을 정확히 예측할 수 있는 효과를 제공하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 한다.

Claims (5)

1. 반도체기판 상의 여유면적에 실제 셀 패턴과 동일한 구조의 패턴이 상측에 구비된 중첩마크.
2. 제 1 항에 있어서,

   상기 중첩마크가 바아 인 박스 형태로 구비되는 것을 특징으로하는 중첩마크.
3. 제 1 항에 있어서,

   상기 중첩마크가 바아 인 바아 형태로 구비되는 것을 특징으로하는 중첩마크.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 중첩마크가 바아가 이중층으로 구비되는 것을 특징으로하는 중첩마크.
5. 제 1 항에 있어서,

   상기 중첩마크가 TIS 프리 마크인 것을 특징으로하는 중첩마크.