KR20030002274A - 반도체소자의 중첩마크 - Google Patents

Abstract

본 발명은 반도체소자의 중첩마크에 관한 것으로, 반도체소자의 중첩 마크에 있어서, 스크라이브 라인의 중앙부에 중첩 마크를 형성하여 후속 연마 공정시 변형을 억제하여 중첩 데이터와 식각 공정후 실제 셀 패턴과의 미스 매치 현상을 근본적으로 제거하는 기술이다.

Description

반도체소자의 중첩마크{A overlay mark of semiconductor device}

본 발명은 반도체소자의 중첩마크에 관한 것으로, 특히 반도체소자의 CMP 공정에 대응하는 중첩 마크의 배열 및 형성으로 CMP 공정에서 유발되는 중첩 박스 주위의 불규칙한 패턴 밀도 변형을 방지하여 중첩 데이터와 셀 패턴과의 미스매치를 방지하고 수율을 개선시키는 기술이다.

CMP 평탄화 기술 적용이 점차 증가되고 있는데 현재 기계적인 방법으로 기판을 연마함으로써 주변 패턴 밀도에 의한 연마 정도 차이로 예상치 못한 패턴 변형을 유발시키는 단점이 발생되고 있다.

특히, 스크라이브 라인 내에 존재하는 중첩 박스 및 버니어가 CMP 공정의 영향으로 변형되어 마스크 공정시 중첩 데이터와 식각 공정후 셀 패턴과의 미스 매치 현상의 문제점이 발생되고 있다.

상기 현상은 마스크 공정시에는 발견되지 않으며, 마스크 와 식각 공정 전후에 중첩 데이터와 셀 패턴 중첩도를 측정하는 방법을 통해 현상 확인이 가능하며, 문제의 원인을 분석하는데 시간적으로나 경제적으로 손실이 크며 원인 공정을 규명하기라 어려운 문제점이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 중첩마크를 도시한 평면도 및 그래프도이다.

상기 도 1a 는 레티클의 레이아웃을 도시한 것으로서, 박스 인 박스 ( box in box ) 형태로 중첩 마크(11)가 구비되는 것을 도시한다.

상기 도 1b 는 상기 도 1a 의 중첩 마크(11)를 상세히 도시한 사진이다.

상기 도 1c 는 종래기술에 따른 중첩 마크 패턴의 미스매치 데이터를 도시한 그래프도로서, 0.18 ㎛ 이하의 디자인룰에서 랜딩 플러그 콘택 마스크에서 중첩 마크 위치에 따른 미스매치 현상을 평가한 것이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMP 등의 평탄화 공정에서 유발되는 중첩 박스 주위의 불규칙한 패턴 밀도 변형을 방지하고 중첩 데이터와 셀 패턴 간의 미스패치를 해결하기 위해, 기존의 스크라이브 라인 내에 두쌍으로 존재하던 중첩 박스를 스크라이브 라인 중간 위치에 배치시킴으로써 패턴 밀도에 의한 변형을 방지하는 반도체소자의 중첩마크를 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 중첩마크를 도시한 평면도, 사진 및 그래프도.

도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 중첩마크를 도시한 평면도, 사진 및 그래프도.

도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 중첩마크를 도시한 평면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 중첩마크13 : 더미패턴

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크는,

반도체소자의 중첩 마크에 있어서,

스크라이브 라인의 중앙부에 중첩 마크를 형성하여 후속 연마 공정시 변형을 억제하는 것을 제1특징으로 하고,

박스 인 박스의 중첩마크에 있어서,

바깥 박스의 외측에 바아형 더미패턴이 구비되는 것을 제2특징으로 한다.

한편, 본 발명의 원리는 다음과 같다.

본 발명은 종래기술에 따른 미스매치 현상을 감소시키기 위하여, 기존의 스크라이브 라인 내에 두쌍으로 존재하던 중첩박스를 스크라이브 라인 중간 위치에 배치되도록 레티클 상의 레이아웃을 변경하여 후속공정으로 웨이퍼 상에 형성되는 소자의 연마공정시 변형을 방지하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 중첩마크를 도시한 사진 및 그래프도이다.

도 3a 및 도 3b 는 본 발명에 다른 반도체소자의 중첩 마크를 도시한 평면도이다.

상기 도 2a 는 본 발명에 따른 반도체소자의 중첩 마크를 도시한 사진으로서, 스크라이브 라인에 두 쌍으로 존재하던 중첩 박스를 스크라이브 라인의 중간에 위치되도록 레이아웃을 변경시켜 형성한 것을 도시한다.

상기 도 2b 는 식각 공정후 샘(SEM)사진을 도시한 것으로서, 중첩 마크의 리딩과 패턴이 일치함을 도시한다.

상기 도 2c 는 본 발명에 따라 패턴과 중첩 마크의 미스매치 데이터를 도시한 그래프도로서, 종래기술에 따른 도 1c 보다 미스매치 정도가 낮은 것을 도시한다.

도 3a 및 도 3b 는 본 발명의 다른 실시예에 따른 반도체소자의 중첩 마크 형성방법을 도시한 평면도이다

상기 도 3a 은 박스인박스의 바깥 박스 외측에 바아형 더미패턴이 구비된 레티클을 도시한 것이다.

상기 도 3b 는 CMP 전 공정에서 중첩 마크 주변을 깨끗하게 처리하는 레티클을 도시한 것이다.

한편, 상기 도 3a 의 더미패턴(21)은 CMP 공정시 중첩 마크의 변형을 방지하는 역할을 한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 중첩마크는, CMP 공정시 중첩 마크가 불규칙하게 변형되는 현상을 예방하기 위하여 종래의 중첩 데이터와 식각 공정후 셀 패턴과의 미스매치 현상을 근본적으로 제거할 수 있으며, 마스크와 식각공정후 중첩 데이터와 실제 셀 패턴을 CD-SEM 으로 실측하고 그 차이를 중첩 장비에서 TIS 로 보정해 주고 그 변화치를 모니터링 하는 종래의 복잡한 방법을 실시하지 않고도 안정적인 생산수율을 향상시킬 수 있는 효과를 제공한다.

Claims (2)

1. 반도체소자의 중첩 마크에 있어서,

   스크라이브 라인의 중앙부에 중첩 마크를 형성하여 후속 연마 공정시 변형을 억제하는 것을 특징으로하는 반도체소자의 중첩마크.
2. 박스 인 박스의 중첩마크에 있어서,

   바깥 박스의 외측에 바아형 더미패턴이 구비되는 것을 특징으로 하는 반도체소자의 중첩마크.