KR20040076571A

KR20040076571A - 화면 표시 장치

Info

Publication number: KR20040076571A
Application number: KR1020030084948A
Authority: KR
Inventors: 마츠모토세이지
Original assignee: 가부시끼가이샤 르네사스 테크놀로지; 가부시키가이샤 르네사스 엘에스아이 디자인
Priority date: 2003-02-25
Filing date: 2003-11-27
Publication date: 2004-09-01
Also published as: US20040164988A1; JP2004258212A; EP1452958A2; CN1525431A

Abstract

본 발명에 의하면, 높은 주파수의 OSD 표시용 클럭이라도 OSD 표시를 정상적으로 실행한다.

OSD 표시를 하기 위한 데이터를 OSD 표시 블럭마다 설정하는 OSDRAM(1a, 1b)와, OSDRAM(1a, 1b)에 설정하는 데이터를 CPU(4)로부터 전송하는 메모리 버스(11)와, OSD 표시를 하기 위해서 OSDRAM(1a, 1b)에 설정되고 있는 데이터를 전송하는 OSD 로컬 버스(12)를 구비하며, 스위치(2a, 2b)를 전환하여, OSDRAM(1a, 1b)에 교대로 데이터를 설정하고, 설정된 데이터를 OSDRAM(1a, 1b)으로부터 교대로 OSD 로컬 버스(12)에 전송한다.

Description

화면 표시 장치{ON-SCREEN DISPLAY UNIT}

본 발명은 화면 상에 문자, 숫자, 기호 등의 패턴을 표시시키는 화면 표시 장치에 관한 것이다.

도 7은 종래의 화면 표시 장치(On-Screen-Display)가 일반적인 구성을 나타내는 블럭도이다. 이 화면 표시 장치는 OSDRAM(1), CPU(4), OSDRAM 조정 회로(9), 메모리 버스(11), OSD 로컬 버스(12) 및 OSD RAM 버스(13)에 의해 구성되어 있다. 화면 상에 문자, 숫자, 기호 등의 패턴을 표시시킴에 있어서는, 사전에 CPU(4)에 의해, 문자 코드나 색 코드 등의 어트리뷰트 코드(attribute code)의 데이터를 OSDRAM(1)에 설정하고, 그 설정된 데이터에 따라서 화면 상에 문자, 숫자, 기호 등의 패턴을 표시시키고 있다.

이 화면 표시 장치에서는, 외부로부터 입력되는 OSD 표시용 클럭을 동작 클럭으로 해서, 이것에 동기하여 각 블럭이 동작한다. OSDRAM(1)도 마찬가지로 이 OSD 표시용 클럭에 동기하여, OSD 로컬 버스(12)를 거쳐서, 문자 코드를 캐릭터 ROM(도시하지 않음)에, 어트리뷰트 코드를 출력 회로(도시하지 않음)에 전송한다.

또한, OSDRAM(1)을 액세스하는 경로로서 메모리 버스(11)가 있으며, 이것은문자 코드나 어트리뷰트 코드를 설정하기 위한 경로이다. 이 메모리 버스(11)를 거쳐서 문자 코드나 어트리뷰트 코드를 OSDRAM(1)에 설정할 때는, CPU(4)의 기본 동작 클럭으로 행하여진다. 이 CPU(4)의 기본 동작 클럭과 OSD 표시용 클럭은, 예컨대 특허 문헌 1에 나타내는 바와 같이, 다른 동작 주파수의 클럭이 사용되고 있다.

통상, 이 기본 동작 클럭과 표시용 클럭은 비동기로 동작하는 것이며, OSDRAM(1)에 대하여, 메모리 버스 액세스, OSD 로컬 버스 액세스의 2개의 다른 액세스 타이밍이 발생한다. OSDRAM(1)가 듀얼 포트 RAM으로 구성되어 있으면, 2개의 다른 액세스 타이밍에서의 액세스는 문제로 되지 않지만, 듀얼 포트 RAM은, 싱글 포트 RAM에 비하여, 그 회로 규모는 커지기 때문에 통상적으로는 사용되고 있지 않는다. 따라서, OSDRAM(1)에는, 2개의 다른 액세스 타이밍을 조정하기 위한 OSDRAM 조정 회로(9)가 부가되어 있다.

도 8은 각 버스 상의 데이터 타이밍을 나타내는 타이밍차트이며, 도 8(a)는 메모리 버스(11) 상의 데이터 타이밍, 도 8(b)는 OSD 로컬 버스(12) 상의 데이터 타이밍, 도 8(c)은 OSDRAM 버스(13) 상의 데이터 타이밍을 각각 나타내고 있다.

OSD 표시 처리 중에는, OSDRAM 조정 회로(9)는, 도 8 (b)에 도시하는 바와 같이, OSD 표시용 클럭에 동기하여, OSDRAM(1)으로부터 OSDRAM 버스(13)를 거쳐서 OSD 로컬 버스(12)에 데이터를 전송하고 있다. 이 때, 도 8(a)에 도시하는 바와 같이, CPU(4)로부터 OSDRAM(1)으로의 액세스가 있었던 경우에는, OSDRAM 조정 회로(9)는 메모리 버스(11)로부터의 액세스를 우선시켜, 도 8(c)에 도시하는 바와같이, OSDRAM 버스(13)에는 메모리 버스(11)로부터의 데이터를 인터럽트하게 한다. CPU(4)로부터의 액세스 종료 후, OSDRAM 조정 회로(9)는 OSDRAM 버스(13)의 이득 액세스(gain access)를 OSD 처리로 되돌려 OSD 표시를 계속 처리한다.

OSD 표시의 기능 향상으로서, 1 주사 구간 내에서의 문자 수의 증가나 수평 주사 주파수가 높은 기능 TV 등에 대응하기 위해서는, OSD 표시용 클럭의 고속화의 요구가 강해지고 있다. 도 9는 도 8의 OSD 표시용 클럭의 동작 주파수보다 높은 동작 주파수를 사용한 경우의 각 버스 상의 데이터 타이밍을 나타내는 타이밍차트이다. 이 경우에는, 도 9(c)에 도시하는 바와 같이, OSDRAM 버스(13) 상의 문자 코드 D, F의 데이터가 줄어들어, 다음 단의 OSDROM(도시하지 않음)이나 출력 회로(도시하지 않음)로의 전송 마진이 저하된다. 또한, OSD 표시용 클럭의 동작 주파수를 더욱 높게 하면, 데이터가 결핍해 버릴 가능성도 있다.

[특허 문헌 1]

일본 특허 제 2715179 호 공보(제 2 페이지, 오른쪽 단락 「작용」의 단락)

종래의 화면 표시 장치는 이상과 같이 구성되어 있기 때문에, OSD 표시용 클럭의 동작 주파수를 높게 한 경우에, OSD 로컬 버스(12) 상으로의 데이터가 결핍해 버려 OSD 표시를 정상적으로 할 수 없게 된다고 하는 문제가 있었다.

본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSDRAM을 듀얼 포트화하는 일없이,OSD 표시를 정상적으로 실행할 수 있는 화면 표시 장치를 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 화면 표시 장치의 구성을 나타내는 블럭도,

도 2는 본 발명의 실시예 2에 따른 화면 표시 장치의 구성을 나타내는 블럭도,

도 3은 본 발명의 실시예 2에 따른 화면 표시 장치에서의 화면 상의 OSD 표시 영역을 도시하는 도면,

도 4는 본 발명의 실시예 4에 따른 화면 표시 장치의 구성을 나타내는 블럭도,

도 5는 본 발명의 실시예 5에 따른 화면 표시 장치의 구성을 나타내는 블럭도,

도 6은 본 발명의 실시예 6에 따른 화면 표시 장치에서의 버퍼 입력 버스 상의 데이터 타이밍을 나타내는 타이밍차트,

도 7은 종래의 화면 표시 장치의 구성을 나타내는 블럭도,

도 8은 종래의 화면 표시 장치에의 버스 상의 데이터 타이밍을 나타내는 타이밍차트,

도 9는 종래의 화면 표시 장치에서의 버스 상의 데이터 타이밍을 나타내는 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1, 1a, 1b : OSDRAM

2a, 2b, 7a, 7b : 스위치

3, 8 : 레지스터

4 : CPU

5 : OSD 표시 제어 회로

6 : 버퍼 내장 OSDRAM 조정 회로

11 : 메모리 버스

12 : OSD 로컬 버스

13 : OSDRAM 버스

14 : 버퍼 입력 버스

15 : 버퍼 출력 버스

61 : 버퍼 전송 제어 회로

62 : 버퍼

63 : 듀얼 포트 RAM

101, 107 : 스위치 전환 비트

102 : 인터럽트 신호

103, 105 : 버퍼 전송 제어 인에이블 신호

104, 106 : 플래그 비트

본 발명에 따른 화면 표시 장치는, OSD 표시를 하기 위한 데이터를 생성하는 CPU와, OSD 표시를 하기 위한 상기 데이터를 OSD 표시 블럭마다 설정하는 제 1 및 제 2 OSDRAM과, 상기 제 1 및 제 2 OSDRAM에 설정하는 상기 데이터를 상기 CPU의 동작 클럭에 동기하여 전송하는 메모리 버스와, OSD 표시를 하기 위해서 상기 제 1 및 제 2 OSDRAM에 설정되어 있는 상기 데이터를 OSD 표시 클럭에 동기하여 전송하는 OSD 로컬 버스와, 상기 CPU가 전환 비트를 설정하는 레지스터와, 상기 전환 비트의 설정에 따라서, 상기 메모리 버스에 상기 제 1 OSDRAM을 접속하고, 상기 OSD 로컬 버스에 상기 제 2 OSDRAM을 접속하는 스위치와, 상기 제 2 OSDRAM에 설정되어 있는 상기 데이터의 OSD 표시가 종료되면, 상기 CPU에 대하여 인터럽트 신호를 출력하는 OSD 표시 제어 회로를 구비하되, 상기 CPU는 상기 인터럽트 신호를 받아, 상기 메모리 버스에 상기 제 2 OSDRAM을 접속하고, 상기 OSD 로컬 버스에 상기 제 1 OSDRAM을 접속하도록 상기 레지스터의 전환 비트를 설정하고, 또한, 상기 메모리 버스에 다음 데이터를 출력하는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 일 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 화면 표시 장치의 구성을 나타내는 블럭도이다. 도 1에 도시하는 바와 같이, 화면 표시 장치는 OSDRAM(1a)(제 1 OSDRAM), OSDRAM(1b)(제 2 OSDRAM), 스위치(2a, 2b), 레지스터(3), CPU(4), OSD 표시 제어 회로(5), 메모리 버스(11), OSD 로컬 버스(12) 및 OSDRAM 버스(13a, 13b)에 의해 구성되어 있다.

다음에 동작에 대하여 설명한다.

OSDRAM(1a, 1b)는, 각각 물리적으로 독립된 메모리 모듈이고, 각각 스위치(2a, 2b)를 거쳐서 메모리 버스(11) 또는 OSD 로컬 버스(12)에 접속된다. 스위치(2a, 2b)는 레지스터(3)에 설정되는 스위치 전환 비트(101)의 값에 의해 제어된다. 레지스터(3)로부터의 스위치 전환 비트(101)의 값에 의해, 스위치(2a, 2b)는 OSDRAM(1a, 1b)을 메모리 버스(11) 또는 OSD 로컬 버스(12) 중 어느 하나에 접속된다.

여기서는, 스위치 전환 비트(101)의 값이 "0"인 경우에, OSDRAM(1a)을 메모리 버스(11)에 접속하고, OSDRAM(1b)를 OSD 로컬 버스(12)에 접속한다. 또한, 스위치 전환 비트(101)의 값이 "1"인 경우에는, OSDRAM(1a)를 OSD 로컬 버스(12)에 접속하고, OSDRAM(1b)를 메모리 버스(11)에 접속한다.

OSDRAM(1a, 1b)에는, 화면 상의 OSD 표시에서의 각 OSD 표시 블럭마다의 데이터가 설정된다. 그리고, CPU(4)는 화면 상의 어떤 OSD 표시 블럭의 OSD 표시를 할지를 관리하고 있어, 레지스터(3)에 스위치 전환 비트(101)의 값을 설정하여 스위치(2a, 2b)를 전환하는 것에 의해, 해당하는 OSD 표시 블럭의 OSD 표시를 하기 위한 데이터가 설정되어 있는 OSDRAM(1a) 또는 OSDRAM(1b)을 OSD 로컬 버스(12)에 접속한다.

예컨대, 레지스터(3)의 스위치 전환 비트(101)의 값이 "0"인 경우에, OSDRAM(1b)를 OSD 로컬 버스(12)에 접속함으로써, OSDRAM(1b)에 설정되어 있는 데이터를, OSD 표시용 클럭에 동기하여 OSDRAM 버스(13b), 스위치(2b)를 거쳐서 OSD 로컬 버스(12)에 전송한다. 또한, 이 때, OSDRAM(1a)는 메모리 버스(11)에 접속되어 있기 때문에, CPU(4)는 다음 OSD 표시 블럭에 OSD 표시시키기 위한 데이터를, CPU(4)의 기본 동작 클럭에 동기하여 메모리 버스(11), 스위치(2a), OSDRAM 버스(13a)를 거쳐서 OSDRAM(1a)에 설정한다.

OSD 표시 제어 회로(5)는, 수직 동기 신호 및 수평 동기 신호를 기준으로, OSDRAM(1a)에 대응하는 OSD 표시 블럭, 또는 OSDRAM(1b)에 대응하는 OSD 표시 블럭을 선택하고, 각 OSD 표시 블럭의 OSD 표시가 종료되면, CPU(4)에 대하여 인터럽트 신호(102)를 출력한다.

OSDRAM(1b)에 설정되어 있는 데이터에 대응하는 OSD 표시 블럭의 OSD 표시가 종료되면, CPU(4)은 OSD 표시 제어 회로(5)로부터의 인터럽트 신호(102)를 받아, 레지스터(3)의 스위치 전환 비트(101)의 값을 "1"로 설정한다. 스위치(2a)에 의해 OSDRAM(1a)는 OSD 로컬 버스(12)에 접속되고, OSDRAM(1a)에 설정되어 있는 데이터를, OSD 표시용 클럭에 동기하여 OSDRAM 버스(13a), 스위치(2a)를 거쳐서 OSD 로컬 버스(12)에 전송한다. 그리고, 스위치(2b)에 의해 OSDRAM(1b)는 메모리 버스(11)에 접속되고, CPU(4)는 다음 OSD 표시 블럭에 OSD 표시시키기 위한 데이터를, CPU(4)의 기본 동작 클럭에 동기하여 메모리 버스(11), 스위치(2b), OSDRAM 버스(13b)를 거쳐서 OSDRAM(1b)에 설정한다.

OSDRAM(1a)에 설정되어 있는 데이터에 대응하는 OSD 표시 블럭의 OSD 표시가 종료되면, CPU(4)은 OSD 표시 제어 회로(5)로부터의 인터럽트 신호(102)를 받아, 레지스터(3)의 스위치 전환 비트(101)의 값을 "0"으로 설정한다.

이와 같이, 화면 상의 OSD 표시 블럭마다 OSD 표시시키기 위한 데이터를 OSDRAM(1a) 및 OSDRAM(1b)에 교대로 설정하고, 설정된 데이터를 OSDRAM(1a) 및 OSDRAM(1b)으로부터 교대로 OSD 로컬 버스(12)로 전송함으로써, CPU(4)가 기본 동작 클럭에 동기하여 OSD 표시를 위한 데이터를 OSDRAM(1a) 및 OSDRAM(1b)에 설정하는 타이밍에 관계없이, OSDRAM(1a) 및 OSDRAM(1b)에 설정되어 있는 데이터를 누락하는 일 없이, 항상 OSD 표시용 클럭에 동기하여 OSD 로컬 버스(12)에 전송할 수 있다.

이와 같이, 2개의 OSDRAM(1a, 1b)를 독립하여 동작시킬 수 있어, 기본 동작 클럭과 OSD 표시용 클럭에 의한 비동기 동작에 관계없이, 2개의 OSDRAM(1a, 1b)에 액세스가 가능하게 된다.

이상과 같이, 본 실시예 1에 따르면, OSD 표시를 행하는 OSD 표시 블럭마다의 데이터를 설정하는 2개의 OSDRAM(1a, 1b)를 구비하며, 이 2개의 OSDRAM(1a, 1b)에 교대로 OSD 표시를 위한 데이터를 설정하고, 설정된 데이터를 OSDRAM(1a) 및 OSDRAM(1b)으로부터 교대로 OSD 로컬 버스(12)로 전송함으로써, OSDRAM 버스(13a,13b) 상에, 메모리 버스(11)로부터 OSDRAM(1a, 1b)에 설정되는 데이터와, OSDRAM(1a, 1b)으로부터 OSD 로컬 버스(12)로 출력되는 데이터와의 충돌이 없어, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSD 표시를 정상적으로 실행할 수 있다고 하는 효과를 얻을 수 있다.

(실시예 2)

도 2는 본 발명의 실시예 2에 따른 화면 표시 장치의 구성을 나타내는 블럭도이다. 도 2에 도시하는 바와 같이, 화면 표시 장치는, OSDRAM(1), CPU(4), OSD 표시 제어 회로(5), 버퍼 전송 제어 회로(61) 및 버퍼(62)를 구비한 버퍼 내장 OSDRAM 조정 회로(buffered OSDRAM arbitration circuit)(6), 메모리 버스(11), OSD 로컬 버스(12), OSD RAM 버스(13), 버퍼 입력 버스(14) 및 버퍼 출력 버스(15)에 의해 구성되어 있다. 여기서, 버퍼(62)의 「SA」는 버퍼(62)에 구비되어 있는 「Sense Amp」를 나타내고 있다.

다음에 동작에 대하여 설명한다.

종래의 도 7에 나타내는 OSDRAM 조정 회로(9)는, OSDRAM(1)의 판독 시에는 버퍼 전송시키는 일없이, 판독한 데이터를 직접 OSD 로컬 버스(12)로 전송하고 있지만, 본 실시예 2의 버퍼 내장 OSDRAM 조정 회로(6)에서는, 버퍼(62)를 구비하고, 판독한 데이터를 버퍼(62)에 버퍼 전송하여 일단 저장하고 나서 OSD 로컬 버스(12)로 전송한다.

이 버퍼 내장 OSDRAM 조정 회로(6)는 OSD 표시 제어 회로(5)로부터 출력되는버퍼 전송 제어 인에이블 신호(103)에 의해 능동화된다. 이 버퍼 전송 제어 인에이블 신호(103)는 화면 상에서 OSD 표시가 행하여지고 있지 않은 구간에서 인에이블이 되는 신호이다.

도 3은 화면 상의 OSD 표시 영역을 나타내는 도면이다. 이 OSD 표시 영역은 통상 복수의 OSD 표시 블럭으로 구성되어 있다. 여기서는, 수평 동기 신호에 의해서 수평 주사가 개시되고 나서 OSD 표시가 행해질 때까지의 1 수평 주사선의 구간 ①에서 인에이블로 되는 경우에 설명한다.

버퍼 전송 제어 인에이블 신호(103)가 1 수평 주사선의 구간 ①에서 인에이블로 되면, 버퍼 전송 제어 회로(61)는 OSDRAM(1)으로부터 1 수평 주사선에 표시할 캐릭터 수의 데이터를 OSDRAM 버스(13), 버퍼 입력 버스(14)를 거쳐서 버퍼(62)로 전송하여 저장한다. 1 수평 주사선으로 32 문자분의 각 문자의 일부를 표시하는 경우, 1 문자분의 OSD 표시에 필요한 데이터가 2 바이트라고 하면, 전송해야 할 데이터는 2 ×32 = 64 바이트로 된다.

1 수평 주사선의 구간 ①이 종료하여 OSD 표시를 할 때는, 버퍼(62)로부터 버퍼 출력 버스(15)를 거쳐서, 저장되어 있는 데이터가 OSD 로컬 버스(12)로 순차적으로 전송된다. 이 때, CPU(4)는 OSD 표시 제어 회로(5)에 설정되어 있는 구간 ①이 아닌 것을 나타내는 플래그 비트(104)를 읽어들이고, 다음의 1 수평 주사선에 표시해야 할 캐릭터 수의 데이터를 메모리 버스(11)를 거쳐서 버퍼 전송 제어 회로(61)에 전송하고, 버퍼 전송 제어 회로(61)는 전송된 데이터를 OSDRAM 버스(13)를 거쳐서 OSDRAM(1)에 설정한다.

이와 같이, 1 수평 주사선의 구간 ① 이외에는 OSD 표시의 스피드에 관계없이, OSDRAM(1)에 액세스하여 OSD 표시를 위한 데이터를 설정하는 것이 가능하게 된다. 이 OSDRAM(1)으로부터 버퍼(62)로의 데이터의 전송과, 버퍼(62)로부터의 OSD 로컬 버스(12)로의 데이터의 전송은 다음 1 수평 주사선에서도 마찬가지로 행하여진다.

이상과 같이, 본 실시예 2에 따르면, 버퍼 전송 제어 회로(61)가, OSDRAM(1)에 설정되어 있는 OSD 표시용 데이터로부터, 1 수평 주사선으로 OSD 표시를 하는 데이터를, 수평 동기 신호에 의해서 수평 주사가 개시되고 나서 OSD 표시가 행해질 때까지의 1 수평 주사선의 구간 ①에서 버퍼(62)에 일단 저장하고, 버퍼(62)에 저장되어 있는 데이터가 OSD 로컬 버스(12)에 전송되어 OSD 표시를 하고 있는 동안에, CPU(4)가 OSDRAM(1)에 OSD 표시를 위한 데이터를 설정함으로써, OSDRAM 버스(13) 상에, 메모리 버스(11)로부터 OSDRAM(1)에 설정되는 데이터와, OSDRAM(1)로부터 OSD 로컬 버스(12)에 출력되는 데이터와의 충돌이 없어, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSD 표시를 정상적으로 실행할 수 있다고 하는 효과를 얻을 수 있다.

(실시예 3)

본 발명의 실시예 3에 따른 화면 표시 장치의 구성을 나타내는 블럭도는, 실시예 2의 도 2에 있어서, 버퍼 전송 제어 인에이블 신호(103)를 버퍼 전송 제어 인에이블 신호(105)로 하고, 플래그 비트(104)를 플래그 비트(106)로 한 것이다. 실시예 2에서는, 도 3에 나타내는 화면의 각 수평 주사선의 OSD 표시의 앞의 구간 ①에서 버퍼 전송을 했지만, 화면 상의 OSD 표시 위치에 따라서는 OSD 표시의 앞의 구간 ①이 짧아지는 경우가 있다. 이 경우, OSD 표시의 종료 후부터 다음 수평 주사선을 위한 수평 동기 신호가 입력될 때까지의 구간 ②에, 다음 1 수평 주사선으로 OSD 표시할 데이터를 버퍼 전송해 두는 방법도 생각할 수 있다.

이 경우, 도 2의 OSD 표시 제어 회로(5)로부터, 도 3의 화면 상의 구간 ②에서 인에이블로 되는 버퍼 전송 제어 인에이블 신호(105)를 출력하고, CPU(4)는 OSD 표시 제어 회로(5)에 설정되어 있는 구간 ②가 아닌 것을 나타내는 플래그 비트(106)를 읽어들이는 것으로 한다. 버퍼 전송 제어 인에이블 신호(105)가 1 수평 주사선의 구간 ②에서 인에이블로 되면, 버퍼 전송 제어 회로(61)는 OSDRAM(1)으로부터 1 수평 주사선으로 32 문자를 표시시키기 위한 64 바이트분의 데이터를 OSDRAM 버스(13) 및 버퍼 입력 버스(14)를 거쳐서 버퍼(62)로 전송하여 저장한다.

구간 ②가 종료하여 다음 1 수평 주사선으로 OSD 표시를 할 때에는, 버퍼(62)로부터 버퍼 출력 버스(15)를 거쳐서, 저장되어 있는 데이터가 OSD 로컬 버스(12)로 순차적으로 전송된다. 이 때, CPU(4)는 OSD 표시 제어 회로(5)에 설정되어 있는 구간 ②가 아닌 것을 나타내는 플래그 비트(106)를 읽어들이고, 다음 1 수평 주사선에 표시할 캐릭터 수의 데이터를 메모리 버스(11)를 거쳐서 버퍼 전송 제어 회로(61)로 전송하며, 버퍼 전송 제어 회로(61)는 OSDRAM 버스(13)를 거쳐서 OSDRAM(1)로 전송된 데이터를 설정한다.

이상과 같이, 본 실시예 3에 따르면, 버퍼 전송 제어 회로(61)가, OSDRAM(1)에 설정되어 있는 OSD 표시용 데이터로부터, 1 수평 주사선으로 OSD 표시를 하는 데이터를, OSD 표시의 종료 후부터 다음 수평 주사선을 위한 수평 동기 신호가 입력될 때까지의 구간 ②에서 버퍼(62)로 버퍼 전송하여 일단 저장하고, 버퍼(62)에 저장되어 있는 데이터가 OSD 로컬 버스(12)에 출력되어 OSD 표시를 하고 있는 동안에, CPU(4)가 OSDRAM(1)에 OSD 표시를 위한 데이터를 설정함으로써, OSDRAM 버스(13) 상에, 메모리 버스(11)로부터 OSDRAM(1)에 설정되는 데이터와, OSDRAM(1)로부터 OSD 로컬 버스(12)로 출력되는 데이터와의 충돌이 없어, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSD 표시를 정상적으로 실행할 수 있다고 하는 효과를 얻을 수 있다.

(실시예 4)

도 4는 본 발명의 실시예 4에 따른 화면 표시 장치의 구성을 나타내는 블럭도이다. 도 4에 도시하는 바와 같이, 화면 표시 장치는 OSDRAM(1), CPU(4), OSD 표시 제어 회로(5), 버퍼 전송 제어 회로(61) 및 버퍼(62)를 구비한 버퍼 내장 OSDRAM 조정 회로(6), 스위치(7a, 7b), 레지스터(8), 메모리 버스(11), OSD 로컬 버스(12), OSDRAM 버스(13), 버퍼 입력 버스(14) 및 버퍼 출력 버스(15)에 의해 구성되어 있다.

다음에 동작에 대하여 설명한다.

상기 실시예 2 또는 상기 실시예 3에서는, 도 3에 나타내는 화면 상의 구간 ① 또는 구간 ②에서, OSDRAM(1)에 설정되어 있는 데이터를 버퍼(62)에 버퍼 전송을 하고 있으며, OSD 표시를 화면 상의 어떤 위치에서 표시할지, 이 구간 ①, 구간 ②의 시간은 결정되어 있다. 여기서, 이 구간 ①, 구간 ②의 시간에 대해 검사한다.

예컨대, NTSC 방식의 경우,

컬러 서브캐리어 주파수 fsc = 3.579545㎒,

수평 주파수 fh = fsc ×2/455 ≒ 15734.264㎒,

수평 주사선 1H = 1/fh ≒ 63.6μsec,

OSD 표시 클럭의 동작 주파수 fosc = 27㎒로 하면,

1 문자의 표시 처리 시간

≒ 1184nsec(16 도트 ×74nsec),

1 표시 블럭의 TV 표시 구간 = 1184nsec ×34 문자

= 40256nsec ≒ 40.3μsec,

TV 화면 상에 나타나지 않는 왼쪽 1 문자째의 표시 전의 OSD 회로 동작 시간

= 1184nsec ×2 문자 = 2368nsec ≒ 2.4μsec

로 되고, 1 수평 주사선 중의 OSD 표시 처리에는, 「40.3μsec + 2.4μsec」의 시간이 필요하게 된다. 따라서,

버퍼 전송에 사용할 수 있는 구간 ①, 구간 ②의 시간

= 63.6μsec - 40.3μsec - 2.4μsec ≒ 20.9μsec로 된다.

여기서, 버퍼 전송에 사용되는 OSD 표시 클럭의 동작 주파수를 fosc로 하고, OSDRAM(1)으로의 1 바이트 데이터의 전송에 OSD 표시 클럭의 동작 주파수 fosc의 5사이클이 걸린다고 하면,

32 문자분의 데이터 전송에는,

32 문자 ×2 바이트/문자 ×5 사이클 ×74nsec

= 4736nsec ≒ 4.8μsec

의 시간을 요하는 것에 의한다.

상기 버퍼 전송 시간 4.8μsec이 구간 ① 또는 구간 ② 중 어느 하나로 확보되도록, 화면 상의 OSD 표시 위치를 결정해야 한다.

본 실시예 4에서는, 다양한 OSD 표시에 대응하기 위해서, 버퍼 전송 제어 회로(61)를 능동화하는 타이밍을 선택할 수 있도록, 구간 ①에서 능동화되는 버퍼 전송 제어 인에이블 신호(103)와, 구간 ②에서 능동화되는 버퍼 전송 제어 인에이블 신호(105)를 레지스터(8)에서 선택 가능하게 한다.

CPU(4)는 OSD 표시 블럭을 화면 상의 어떤 위치에서 실행할지를 관리하고 있으며, 레지스터(8)의 스위치 전환 비트(107)의 값을 설정한다. 예컨대, 스위치 전환 비트(107)의 값이 "0"인 경우에, 스위치(7a)는 구간 ①에서 능동화되는 버퍼 전송 제어 인에이블 신호(103)를 버퍼 전송 제어 회로(61)에 입력하고, CPU(4)는 OSD 표시 제어 회로(5)에 설정되어 있는 구간 ①이 아닌 것을 나타내는 플래그 비트(104)를 읽어들이는 것으로 한다.

또한, 스위치 전환 비트(107)의 값이 "1"인 경우에, 스위치(7a)는 구간 ②에서 능동화되는 버퍼 전송 제어 인에이블 신호(105)를 버퍼 전송 제어 회로(61)에 입력하고, CPU(4)는 OSD 표시 제어 회로(5)에 설정되어 있는 구간 ②가 아닌 것을나타내는 플래그 비트(106)를 읽어들이는 것으로 한다. 그 외의 처리는 실시예 2 및 실시예 3과 동일하다.

이렇게 하여, 버퍼 전송 시간이 구간 ① 또는 구간 ② 중 어느 하나에서 확보할 수 있도록 하면 되고, 화면 상의 OSD 표시 블럭의 위치에 의해서, CPU(4)는 레지스터(8)의 스위치 전환 비트(107)의 값을 설정하여, 버퍼 전송 제어 회로(61)의 동작 타이밍을 전환한다.

이상과 같이, 본 실시예 4에 따르면, 버퍼 전송 제어 회로(61)에 의해, OSDRAM(1)에 설정되어 있는 OSD 표시용 데이터로부터, 1 수평 주사선으로 OSD 표시를 하는 데이터를, 수평 동기 신호에 의해서 수평 주사가 개시되고 나서 OSD 표시가 행해질 때까지의 1 수평 주사선의 구간 ①에서 버퍼 전송할지, 또는 OSD 표시의 종료 후부터 다음 수평 주사선을 위한 수평 동기 신호가 입력될 때까지의 구간 ②에서 버퍼 전송할지를, CPU(4)이 화면 상의 OSD 표시 블럭의 위치에 의해서 전환함으로써, OSDRAM 버스(13) 상에, 메모리 버스(11)로부터 OSDRAM(1)에 설정되는 데이터와, OSDRAM(1)으로부터 OSD 로컬 버스(12)로 출력되는 데이터와의 충돌이 없어, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSD 표시를 정상적으로 실행할 수 있다고 하는 효과를 얻을 수 있다.

(실시예 5)

도 5는 본 발명의 실시예 5에 따른 화면 표시 장치의 구성을 나타내는 블럭도이다. 도 5에 도시하는 바와 같이, 화면 표시 장치는 OSDRAM(1), CPU(4), OSD표시 제어 회로(5), 버퍼 전송 제어 회로(61) 및 듀얼 포트 RAM(63)을 구비한 버퍼 내장 OSDRAM 조정 회로(6), 메모리 버스(11), OSD 로컬 버스(12), OSDRAM 버스(13), 버퍼 입력 버스(14) 및 버퍼 출력 버스(15)에 의해 구성되어 있다.

상기 실시예 2에서는 버퍼(62)는 싱글 포트의 버퍼를 사용하고 있기 때문에, 버퍼 입력 버스(14)를 거쳐서 버퍼 전송을 하는 타이밍과, 버퍼 출력 버스(15)를 거쳐서 OSD 로컬 버스(12)에 데이터를 전송하는 타이밍은 완전히 분리되어 있어야 한다.

그러나, 도 5에서는 이 버퍼(62)를 듀얼 포트 RAM(63)로 대체하고 있기 때문에, 버퍼 전송 제어 회로(61)에 의한 듀얼 포트 RAM(63)으로의 버퍼 전송과 동시에, 듀얼 포트 RAM(63)으로부터 OSD 로컬 버스(12)로의 데이터 전송이 가능해진다. 그 외의 처리는 실시예 2와 마찬가지이다.

버퍼(62)를 듀얼 포트화함으로써, 싱글 포트 버퍼에 비해서 구성하는 회로 규모는 증대하는 단점은 있지만, OSDRAM(1)으로부터의 버퍼 전송에 사용할 수 있는 시간을 20.9μsec 이상으로 할 수 있다.

이상과 같이, 본 실시예 5에 따르면, 실시예 2와 마찬가지의 효과를 얻을 수 있고, 또한, 버퍼로서 듀얼 포트 RAM(63)을 사용함으로써, OSDRAM(1)으로부터의 버퍼 전송에 사용할 수 있는 시간을 길게 확보할 수 있어, 고속 주사를 하는 고선명 화상 시스템으로의 대응이 가능하게 된다고 하는 효과를 얻을 수 있다.

(실시예 6)

본 발명의 실시예 6에 따른 화면 표시 장치의 구성을 나타내는 블럭도는 실시예 2의 도 2와 동일하다.

도 6은 버퍼 입력 버스(14) 상의 데이터 타이밍을 나타내는 타이밍차트이다. 상기 실시예 2에서는, 버퍼 전송 제어 회로(61)는, 도 6(a)에 도시하는 바와 같이, 1 문자분의 표시 기간에 1 문자분의 2 바이트의 OSDRAM(1)에 설정되어 있는 데이터를, 버퍼 입력 버스(14)를 거쳐서 버퍼(62)에 저장하고 있지만, 본 실시예 6에서는, 버퍼 전송 제어 회로(61)는, 도 6(b)에 도시하는 바와 같이, 1 문자분의 표시 기간에 2 문자분의 데이터를, 1 수평 주사선으로 표시하는 순서대로 1 문자째부터 32 문자째까지를 선독해서, 버퍼 입력 버스(14)를 거쳐서 버퍼(62)에 저장한다.

이 버퍼(62)에 저장된 데이터를 1 문자째부터 순차적으로 32 문자째까지를 OSD 로컬 버스(12)에 출력하여 OSD 표시가 행하여진다. 이 OSD 표시 처리 중에 CPU(4)로부터 OSDRAM(1)으로의 액세스가 있었던 경우, 버퍼 전송 제어 회로(61)는 CPU(4)로부터의 액세스를 우선시키지만, 버퍼(62)에는 이미 선독된 데이터가 저장되어 있기 때문에, 이 버퍼(62)로부터의 데이터를 전송하여 처리를 계속함으로써 OSD 표시가 행하여진다. 그 외의 처리는 실시예 2와 마찬가지이다.

이와 같이, 본 실시예 6에서는, 도 3에 나타내는 OSD 표시 영역의 구간이더라도, CPU(4)로부터 OSDRAM(1)으로의 액세스가 가능해진다.

본 실시예 6에서는 1 문자분의 표시 기간에 2 문자분의 데이터의 판독에 대하여 설명했지만, 물론, 3 문자 이상의 데이터의 판독의 경우라도 마찬가지의 효과가 있다.

이상과 같이, 본 실시예 6에 따르면, 실시예 2와 마찬가지의 효과를 얻을 수 있고, 또한, 버퍼 전송 제어 회로(61)가, OSDRAM(1)에 설정되어 있는 데이터로부터, 1 문자분의 표시 기간에 2 문자분 이상의 데이터를, 1 수평 주사선으로 표시하는 순서대로 1 문자째부터 32 문자째까지를 선독해서, 버퍼 입력 버스(14)를 거쳐서 버퍼(62)에 저장하고, 저장된 데이터가 1 문자째로부터 순차적으로 32 문자째까지를 OSD 로컬 버스(12)에 출력되어 OSD 표시를 하는 것에 의해, OSD 표시 영역의 구간이더라도, CPU(4)로부터 OSDRAM(1)으로의 액세스가 가능해진다고 하는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

이상과 같이, 본 발명에 의하면, OSD 표시를 하기 위한 데이터를 생성하는 CPU와, OSD 표시를 하기 위한 상기 데이터를 OSD 표시 블럭마다 설정하는 제 1 및 제 2 OSDRAM과, 상기 제 1 및 제 2 OSDRAM에 설정하는 상기 데이터를 상기 CPU의 동작 클럭에 동기하여 전송하는 메모리 버스와, OSD 표시를 하기 위해서 상기 제 1 및 제 2 OSDRAM에 설정되어 있는 상기 데이터를 OSD 표시 클럭에 동기하여 전송하는 OSD 로컬 버스와, 상기 CPU가 전환 비트를 설정하는 레지스터와, 상기 전환 비트의 설정에 따라서, 상기 메모리 버스에 상기 제 1 OSDRAM을 접속하고, 상기 OSD 로컬 버스에 상기 제 2 OSDRAM을 접속하는 스위치와, 상기 제 2 OSDRAM에 설정되어 있는 상기 데이터의 OSD 표시가 종료하면, 상기 CPU에 대하여 인터럽트 신호를 출력하는 OSD 표시 제어 회로를 구비하며, 상기 CPU는 상기 인터럽트 신호를 받아, 상기 메모리 버스에 상기 제 2 OSDRAM을 접속하여, 상기 OSD 로컬 버스에 상기 제 1 OSDRAM을 접속하도록 상기 레지스터의 전환 비트를 설정하고, 또한, 상기 메모리 버스에 다음 데이터를 출력함으로써, OSD 표시용 클럭의 동작 주파수를 높게 하더라도, OSD 표시를 정상적으로 실행할 수 있다고 하는 효과가 있다.

Claims

OSD 표시를 하기 위한 데이터를 생성하는 CPU와,

OSD 표시를 하기 위한 상기 데이터를 OSD 표시 블럭마다 설정하는 제 1 및 제 2 OSDRAM과,

상기 제 1 및 제 2 OSDRAM에 설정하는 상기 데이터를 상기 CPU의 동작 클럭에 동기하여 전송하는 메모리 버스와,

OSD 표시를 하기 위해서 상기 제 1 및 제 2 OSDRAM에 설정되어 있는 상기 데이터를 OSD 표시 클럭에 동기하여 전송하는 OSD 로컬 버스와,

상기 CPU가 전환 비트를 설정하는 레지스터와,

상기 전환 비트의 설정에 따라서, 상기 메모리 버스에 상기 제 1 OSDRAM을 접속하고, 상기 OSD 로컬 버스에 상기 제 2 OSDRAM을 접속하는 스위치와,

상기 제 2 OSDRAM에 설정되어 있는 상기 데이터의 OSD 표시가 종료하면, 상기 CPU에 대해 인터럽트 신호를 출력하는 OSD 표시 제어 회로

를 구비하되,

상기 CPU는 상기 인터럽트 신호를 받아, 상기 메모리 버스에 상기 제 2 OSDRAM을 접속하고, 상기 OSD 로컬 버스에 상기 제 1 OSDRAM을 접속하도록 상기 레지스터의 전환 비트를 설정하고, 또한, 상기 메모리 버스에 다음 데이터를 출력하는 것

을 특징으로 하는 화면 표시 장치.
OSD 표시를 하기 위한 데이터를 설정하는 OSDRAM과,

상기 OSDRAM에 설정하는 데이터를 전송하는 메모리 버스와,

상기 OSDRAM에 설정되어 있는 데이터로부터 판독된 데이터를 저장하는 버퍼와,

OSD 표시를 하기 위해서 상기 버퍼에 저장되어 있는 데이터를 전송하는 OSD 로컬 버스와,

상기 OSDRAM에 설정되어 있는 데이터로부터 1 수평 주사선에 의해 OSD 표시에 필요한 데이터를 판독하여 상기 버퍼에 저장하고, 또한, 상기 버퍼에 저장되어 있는 데이터가 상기 OSD 로컬 버스에 전송되고 있는 동안에, 상기 메모리 버스로부터 상기 OSDRAM에 데이터를 설정하는 버퍼 전송 제어 회로를 구비한 것

을 특징으로 하는 화면 표시 장치.