KR20040073942A - 반도체장치 - Google Patents

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KR20040073942A
KR20040073942A KR1020030066529A KR20030066529A KR20040073942A KR 20040073942 A KR20040073942 A KR 20040073942A KR 1020030066529 A KR1020030066529 A KR 1020030066529A KR 20030066529 A KR20030066529 A KR 20030066529A KR 20040073942 A KR20040073942 A KR 20040073942A
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미쓰비시덴키 가부시키가이샤
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Abstract

신뢰성이 높은 반도체장치를 제공한다. 반도체장치(100)는, 반도체 패키지(1)와, 반도체 패키지(1) 아래에 설치된 기판(4)과, 반도체 패키지(1) 상에 설치된 금속기판(6)과, 기판(4) 상에 반도체 패키지(1)와 금속기판(6)을 위치결정하는 고정부재(7)를 구비한다. 기판(4)에는 기판(4)을 관통하는 구멍(9)이 형성되어 있다. 고정부재(7)의 일부가 구멍(9)에 삽입되어 고정부재(7)의 선단부(7t)가 제 4 단자(5)에 접촉하고 있다. 반도체 패키지(1)는, 제 1 주표면(1a)과, 그 제 1 주표면(1a)과 반대측에 위치하는 제 2 주표면(1b)과, 제 1 주표면에 설치된 제 1 단자(2)를 갖는다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히 반도체 패키지를 구비한 반도체장치에 관한 것이다.
종래, 반도체 패키지를 구비한 반도체장치는, 예를 들면 특개평 11-204679호 공보에 개시되어 있다.
상기 공보에 개시된 반도체장치에서는, 반도체칩의 상면에는, 전원을 공급하기 위한 복수의 전원용 신호선이 형성되고, 하면에는 신호를 주고 받기 위한 복수의 신호용 전극이 형성되어 있다. 반도체칩은 패키지 내에 밀봉되어 있다. 패키지의 외부에 형성된 전원배선이 전원용 전극에 접촉하고, 또한 프린트 기판에 접촉하고 있다.
이러한 반도체장치에서, 전원배선이 프린트 기판으로부터 박리하기 쉬워, 반도체장치의 신뢰성이 저하한다고 하는 문제가 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 신뢰성이 높은 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체장치의 평면도이다.
도 2는 도 1 중의 II-II선에 따른 단면도이다.
도 3은 금속기판의 단면도이다.
도 4는 고정부재의 단면도이다.
도 5는 반도체 패키지의 단면도이다.
도 6은 기판의 단면도이다.
도 7은 본 발명의 실시예 2에 따른 반도체장치에서 사용되는 반도체 패키지의 단면도이다.
도 8은 본 발명의 실시예 3에 따른 반도체장치에서 사용되는 반도체 패키지의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 패키지 1a: 제 1 주표면
1b: 제 2 주표면 2: 제 1 단자
3: 제 3 단자 4: 기판
4a: 제 3 주표면 4b: 제 4 주표면
5: 제 4 단자 6: 금속기판
6a: 제 5 주표면 6b: 제 6 주표면
7: 고정부재 8: 제 2 단자
9: 관통구멍 10: 반도체소자
본 발명에 따른 반도체장치는, 반도체 패키지와, 기판과, 금속기판과, 금속제의 고정부재를 구비한다. 반도체 패키지는, 제 1 주표면과, 그 제 1 주표면과 반대측에 위치하는 제 2 주표면과, 제 1 주표면에 설치된 제 1 단자와, 제 2 주표면에 설치된 제 2 단자와, 반도체소자를 갖는다. 기판은, 제 1 주표면과 마주 보는 제 3 주표면과, 제 3 주표면과 반대측에 위치하는 제 4 주표면과, 제 1 단자와 접촉하는 제 3 단자와, 제 4 주표면에 설치된 제 4 단자를 갖는다. 금속기판은, 제 2 주표면에 마주보는 제 2 단자에 전기적으로 접속되는 제 5 주표면과, 제 5 주표면과 반대측에 위치하는 제 6 주표면을 갖는다. 고정부재는 제 6 주표면에 접촉하여 금속기판을 위치결정한다. 기판에는 기판을 관통하는 구멍이 형성되어 있어, 고정부재의 일부가 구멍에 삽입되고 고정부재의 선단부가 제 4 단자에 접촉하고 있다.
이와 같이 구성된 반도체장치에서는, 금속부재의 일부가 구멍에 삽입되어 금속부재의 선단부가 제 4 단자에 접촉하고 있다. 그 결과, 금속부재의 선단부는 제 4 단자가 설치되는 제 4 주표면을 가압한다. 또한, 고정부재의 다른 부분은 금속기판 및 반도체 패키지를 통해 기판의 제 3 주표면을 가압한다. 그 결과, 금속제의 고정부재가 금속기판, 반도체 패키지 및 기판을 사이에 끼운다. 그 결과, 고정부재가 기판으로부터 벗어나는 것을 방지할 수 있어, 신뢰성이 높은 반도체장치를 제공할 수 있다.
[발명의 실시예]
이하, 본 발명의 실시예에 관해, 도면을 참조하여 설명한다. 이때, 이하의 실시예에 있어서, 동일 또는 해당하는 부분에 관해서는 동일한 참조번호를 부착하고, 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하여, 본 발명의 실시예 1에 따른 반도체장치(100)는, 기판(4)을 갖는다. 기판(4)은 거의 직방체 형상(도 1에서는 정방형 형태)이며, 거의 사각형의 평면 형상을 갖는다. 기판(4)은 제 3 주표면(4a)을 갖는다.
기판(4)의 4개의 모서리에는 관통구멍(9)이 설치되고 있고, 인접하는 관통구멍(9) 사이의 거리는 거의 같다. 그 때문에, 4개의 관통구멍(9)을 연결하는 도형은 거의 정방형이 된다.
제 3 주표면(4a) 상에는 반도체 패키지(1)가 적재되어 있다. 반도체 패키지(1)는 반도체소자(도 1에서는 미도시)를 포함하고 반도체장치의 중앙 핵을 이루는 기능을 한다. 반도체 패키지(1)의 제 2 주표면(1b) 상에는 냉각용 방열판으로서의 금속기판(6)이 설치되어 있다. 금속기판(6)은 반도체 패키지(1)의보다도 약간 작은 평면 형상을 갖고, 금속기판(6)의 제 6 주표면(6b)에는 복수의 방열용의휜(fin)(6c)이 설치되어 있다. 휜(6c)은 금속기판(6)의 표면적을 크게 하여 반도체 패키지(1)의 열을 발산시키기 위해 설치된다. 휜(6c)은 복수개 존재하며, 각각이 서로 접촉하지 않도록 간극을 두어 배치된다.
금속기판(6)을 덮도록 금속제의 고정부재(7)(고정 금구)가 설치된다. 고정부재(7)는 휜(6c)에 접촉하지 않도록 설치된다. 고정부재(7)의 일부분이 관통구멍(9)에 삽입된다. 이에 따라 고정부재(7)의 일부분이 기판(4)에 걸리는 것에 의해 기판(4) 상의 반도체 패키지(1) 및 금속기판(6)을 고정할 수 있다.
도 2를 참조하여, 본 발명의 실시예 1에 따른 반도체장치(100)는, 반도체 패키지(1)와, 기판(4)과, 금속기판(6)과, 고정부재(7)를 구비한다. 반도체 패키지(1)는, 제 1 주표면(1a)과, 그 제 1 주표면(1a)과 반대측에 위치하는 제 2 주표면(1b)과, 제 1 주표면(1a)에 설치된 제 1 단자(볼 단자)(2)와, 제 2 주표면(1b)에 설치된 제 2 단자(8)와, 반도체소자(10)를 갖는다. 제 2 단자(8)는 전원 또는 접지단자이다.
호스트 기판으로서의 기판(4)은, 제 1 주표면(1a)과 마주 보는 제 3 주표면(4a)과, 제 3 주표면(4a)과 반대측에 위치하는 제 4 주표면(4b)과, 제 3 주표면(4a)에 설치되고 제 1 단자(2)와 접속하는 제 3 단자(3)와, 제 4 주표면(4b)에 설치된 제 4 단자(5)를 갖는다. 제 3 단자(3)는 접합용 배선이다. 제 4 단자(5)는 전원공급용 배선이다.
냉각용 방열판으로서의 금속기판(6)은, 제 2 주표면(1b)에 마주보는 제 2 단자(8)에 전기적으로 접속되는 제 5 주표면(6a)과, 제 5 주표면(6a)과 반대측에 위치하는 제 6 주표면(6b)을 갖는다. 금속제의 고정부재(7)는, 제 6 주표면(6b)에 접촉하여 금속기판(6)을 위치결정한다.
기판(4)에는, 기판(4)을 관통하는 스루홀로서의 관통구멍(9)이 형성되어 있다. 고정부재(7)의 일부가 관통구멍(9)에 삽입되고 고정부재(7)의 선단부(7t)가 제 4 단자(5)에 접촉하고 있다.
기판(4)은 평판 형상으로, 그 단부에 복수의 관통구멍(9)이 설치된다. 관통구멍(9)에 인접하도록 전원공급용 배선으로서의 제 4 단자(5)가 복수개 설치된다. 제 4 단자(5)의 반대측에는, 복수개의 접합용 배선으로서의 제 3 단자(3)가 설치된다. 제 3 단자(3)는 기판(4)의 제 3 주표면(4a)으로부터 노출되어 있다.
반도체 패키지(1)는 기판(4)에 적층되도록 설치된다. 반도체 패키지(1)에 설치된 볼 단자로서의 제 1 단자(2)의 각각이 제 3 단자(3)에 접촉하고 있다. 이에 따라, 제 3 단자(3)와 제 1 단자(2)가 전기적으로 접속된다. 반도체 패키지(1) 내부에는 반도체칩으로서의 반도체소자(10)가 설치되고 있고, 반도체소자(10)는 제 1 단자(2)와 전기적으로 접속된다. 또한, 반도체소자(10)는 제 1 단자(2)와는 반대측에 설치된 제 2 단자(8)와 전기적으로 접속된다. 제 2 단자(8)는 도 2에서는 전원전위가 된다. 반도체소자(10)는 반도체 패키지(1)를 구성하는 유기물에 의해 몰딩되어 있어, 습기 또는 외압 등으로부터 지켜지고 있다.
냉각용 방열판으로서의 금속기판(6)이 반도체 패키지(1) 상에 적층되어 있다. 방열용의 금속기판(6)은 알루미늄 등의 경량이며 열전도율이 높은 금속으로 구성되어 있고 제 2 단자(8)와 직접 접촉한다. 금속기판(6)의 제 6 주표면(6b)측에는복수의 휜(6c)이 설치되어 있다. 휜(6c) 각각은 금속기판(6)으로부터 멀어지는 방향으로 연장되고 있고, 금속기판(6)의 표면적을 크게 하고 있다. 이에 따라, 반도체 패키지(1)로부터 발생된 열이 휜(6c)에서 발산된다.
고정부재(7)는, 알루미늄 등의 경량이며 열전도율이 높고, 또한 전기전도율도 높은 금속으로 구성된다. 고정부재(7)는 탄성을 갖고, 그 선단부(7t)가 제 4 단자(5)와 접촉한다. 고정부재(7)의 돌출부(7a)가 금속기판(6)에 접촉한다. 이에 따라, 고정부재(7)는 기판(4), 반도체 패키지(1) 및 금속기판(6)을 사이에 끼운다. 제 2 단자(8)로부터는 점선 50으로 나타낸 바와 같이 금속기판(6), 고정부재(7)를 통해 제 4 단자(5)로 전류가 공급된다.
도 3을 참조하여, 금속기판(6)은, 서로 거의 평행하게 위치하는 제 5 및 제 6 주표면 6a 및 6b를 갖는다. 제 6 주표면(6b)이 연장되는 방향과 거의 직교하도록 연장되게 복수개의 휜(6c)이 설치된다. 휜(6c)의 각각은 소정의 간격을 두고 배치된다. 금속기판(6)의 재질은 여러가지의 것으로 할 수 있지만, 도전성을 필요로 한다. 금속기판(6)의 각 부분의 재질을 다른 것으로 하여도 된다.
이때, 도 3에 있어서 금속기판(6)의 부분 중에서 고정부재(7)와 접촉하는 부분 및 제 2 단자(8)와 접촉하는 부분에는, 접촉을 확실한 것으로 하기 위해, 도전성의 페이스트가 도포된다.
도 4를 참조하여, 고정부재(7)는 돌출부(7a)와 선단부(7t)를 갖는다. 돌출부(7a)는 금속기판(6)의 제 6 주표면(6b)과 접촉하는 부분으로, 이 돌출부(7a)가 금속기판(6)을 가압한다.
선단부(7t)는 제 4 단자(5)에 직접 접촉하는 부분으로, 제 4 단자(5) 및 기판(4)을 가압한다. 돌출부(7a)는 다시 금속기판(6)의 제 6 주표면(6b)과 전기적으로 접속된다. 선단부(7t)는 제 4 단자(5)와 전기적으로 접속된다.
고정부재(7) 중에서, 금속기판(6)과 접촉하는 돌출부(7a) 및 제 4 단자(5)와 접촉하는 선단부(7t)에는 접촉을 잘 하기 위해, 도전성의 페이스트가 도포된다.
도 5를 참조하여, 반도체 패키지(1)는 반도체소자(10)를 갖는다. 반도체소자(10)는 수지에 의해 몰딩되어 있고, 반도체 패키지(1)에는 제 1 단자(2) 및 제 2 단자(8)가 전기적으로 접속된다. 제 1 단자(2)의 각각은 반도체소자(10)로의 전기적 신호의 입출력을 한다. 그를 위해, 제 1 단자(2)와 반도체소자(10)는 도시하지 않은 배선으로 전기적으로 접속되어 있다. 제 2 단자(8)도 반도체소자(10)와 도시하지 않은 배선에 의해 전기적으로 접속되어 있다. 이때, 제 2 단자(8)의 전위는 전원전위, 접지전위, 기타 전위로 다양하게 설정하는 것이 가능하다.
반도체 패키지 중의 볼 형태의 제 1 단자(2)와, 제 2 단자(8)에는 다른 부재와의 접촉을 좋게 하기 위해 도전성의 페이스트가 도포된다.
도 6을 참조하여, 기판(4)은 복수개의 관통구멍(9)을 갖는다. 관통구멍(9)은 기판(4)을 관통하고 있고, 도 4에 나타낸 고정부재(7)를 받아들인다. 관통구멍(9)보다도 내측 부분에는 제 4 단자(5)가 설치된다. 제 4 단자(5)가 설치되는 것은 기판(4)의 제 4 주표면(4b)인 제 4 주표면(4b)과 반대측의 제 3 주표면(4a)에는 복수의 접합용 배선으로서의 제 3 단자(3)가 소정의 간격을 두어 복수개 설치된다.
이와 같이 구성된 실시예 1에 따른 반도체장치에서는, 고정부재(7)가기판(4), 반도체 패키지(1) 및 금속기판(6)을 사이에 끼운다. 그 결과, 기판(4)으로부터 반도체 패키지(1) 및 금속기판(6)이 벗어나는 일이 없어, 신뢰성이 높은 반도체장치를 제공할 수 있다.
더구나, 기판(4) 상에 반도체 패키지(1) 및 금속기판(6)을 고정하기 위한 고정부재(7)가 제 2 단자(8)와 제 4 단자(5)를 전기적으로 접속하기 때문에, 고정부재(7)는 고정구로서의 역할과 배선으로서 역할의 2개의 역할을 수행한다. 그 결과 반도체장치를 구성하는 부품수를 늘리는 일이 없다.
실시예 1에 따른 반도체장치에서, 볼그리드 어레이(BGA) 등의 다핀 패키지에 있어서 전원 또는 접지단자를 반도체 패키지의 상면의 4개의 모서리에 배치하고 냉각용의 히트싱크로서의 금속기판(6)과, 그것의 고정 금구인 고정부재(7)를 통해 기판(4) 상의 접지 또는 전원단자인 제 4 단자(5)에 접속하는 것에 의해, 안정된 전원 또는 접지전위를 공급하는 것이 가능하게 된다. 또한, 볼 단자인 제 1 단자(2)에 전원 또는 접지단자를 할당할 필요가 없어지기 때문에, 그들의 제 1 단자(2)에 신호선을 할당하는 것이 가능해져, 특히 소비전력이 큰 디바이스에 있어서는 패키지의 소형화, 또는 더욱 많은 신호선을 동일 반도체장치에 실장하는 것이 가능해진다.
(실시예 2)
도 7을 참조하여, 반도체 패키지(1)는, 제 1 주표면(1a)에 형성된 제 1 단자(2)와, 제 2 주표면(1b)에 형성된 제 2 단자(8)와, 제 2 주표면(1b) 상에 설치된 반도체소자(10)와, 반도체소자(10)와 제 2 단자(8)를 연결하는 배선(11)을 구비한다.
도 7에 나타낸 반도체 패키지(1)에서는 반도체 패키지(1)의 4개의 모서리에 배치된 제 2 단자(8)로부터 공급되는 전원 또는 접지전위는 반도체 패키지(1) 내부의 배선(11)을 통해 반도체소자(10)에 공급된다. 도 7에 나타낸 반도체 패키지는 플립칩(Flip Chip) 방식으로 실장된 반도체 디바이스이다.
실시예 2에 따른 반도체장치에서는, 실시예 1에 따른 반도체장치와 동일한 효과가 있다. 더구나, 플립칩형 반도체 패키지에 있어서는, 전원 또는 접지단자를 패키지 상면의 4개의 모서리에 내는 것에 의해, 이면의 볼 단자인 제 1 단자(2)에 전원 또는 접지전위를 할당할 필요가 없어지기 때문에, 그들의 제 1 단자(2)에 신호선을 할당하는 것이 가능해져, 특히 소비전력이 큰 디바이스에 있어서는 패키지의 소형화, 또는 더욱 많은 신호선을 동일 패키지에 실장하는 것이 가능해진다.
또한, 반도체 패키지(1) 상의 전원 또는 접지단자 및 반도체장치의 이면에는 접촉을 좋게 하기 위한 도전성의 페이스트를 도포하는 것에 의해, 전원 또는 접지단자와 접하는 방열판으로서의 금속기판과의 충분한 접점을 확보하는 것이 가능해진다. 또한, 반도체소자(10)에 접지전위를 공급하는 경우에는, 제 1 단자(2)에 대해서는 기판(4)의 전위를 공급하는 것이 가능해져, 반도체소자(10)의 안정동작을 꾀할 수 있다. 더구나, 반도체 패키지(1)의 4개의 모서리에 배치된 제 2 단자(8)와 반도체 패키지(1) 상에 실장된 반도체소자(10)의 높이를 균일하게 하는 것에 의해, 금속기판(6)을 실장하였을 때에 반도체소자(10)에 걸리는 스트레스를 저감할 수 있어, 반도체소자(10)를 보호하는 것이 가능해진다.
(실시예 3)
도 8을 참조하여, 본 발명의 실시예 3에 따른 반도체 패키지(1)는, 제 1 주표면(1a)에 배치된 볼 단자로서의 제 1 단자(2)와, 반도체 패키지(1)의 4개의 모서리에 배치된 전원 또는 접지단자로서의 제 2 단자(8)와, 반도체 패키지 상에 와이어본딩법으로 실장된 반도체소자(10)와, 반도체 패키지(1) 내부에 배선된 전원 또는 접지전위 공급용의 배선(11)과, 반도체소자(10)에 접속되는 신호선용 와이어(12)와, 전원 또는 접지전위를 반도체소자(10)에 공급하는 와이어(13)와, 반도체소자(10)를 반도체 패키지(1)에 고정하고, 또한 기판전위를 공급하기 위한 다이패드(14)를 구비한다.
도 8에 나타낸 반도체 패키지(1)에서는, 반도체 패키지(1)의 제 2 주표면(1b)의 4개의 모서리에 배치된 제 2 단자(8)로부터 공급되는 전원 또는 접지전위는, 반도체 패키지(1) 내부에 배선된 전원 또는 접지전위 공급용의 배선(11)과, 반도체소자(10)에 접속되는 전원 또는 접지 전위용의 와이어(13)를 통해 반도체소자(10)로 접지 또는 전원전위가 공급된다.
이와 같이 구성된 실시예 3에 따른 반도체 패키지를 사용한 반도체장치에서는, 실시예 1에 따른 반도체장치와 동일한 효과가 있다.
더구나, 와이어본딩형의 반도체 패키지(1)에 있어서 전원 또는 접지 등의 단자인 제 2 단자(8)를 반도체 패키지(1)의 상면의 4개의 모서리에 설치하는 것에 의해 볼 단자인 제 1 단자(2)에 전원 또는 접지단자를 할당할 필요가 없어지기 때문에, 이면의 제 1 단자(2)에 신호선을 할당하는 것이 가능해져, 특히 소비전력이 큰 디바이스에 있어서는 패키지의 소형화, 또는 더욱 많은 신호선을 동일한 반도체 패키지(1)에 실장하는 것이 가능해진다. 또한, 반도체 패키지(1)의 전원 또는 접지용의 제 2 단자(8)에는 접촉을 좋게 하기 위한 도전성 페이스트를 도포함에 의해, 전원 또는 접지전위의 제 2 단자(8)와 접촉하는 금속기판(6)과의 충분한 접점을 확보하는 것이 가능해진다.
본 발명에 따르면, 확실하게 전기적인 접속을 확보할 수 있어, 신뢰성이 높은 반도체장치를 제공할 수 있다.

Claims (3)

  1. 제 1 주표면과, 그 제 1 주표면과 반대측에 위치하는 제 2 주표면과, 상기 제 1 주표면에 설치된 제 1 단자와, 상기 제 2 주표면에 설치된 제 2 단자와, 반도체소자를 포함하는 반도체 패키지와,
    상기 제 1 주표면과 마주 보는 제 3 주표면과, 상기 제 3 주표면과 반대측에 위치하는 제 4 주표면과, 상기 제 1 단자와 접촉하는 제 3 단자와, 상기 제 4 주표면에 설치된 제 4 단자를 갖는 기판과,
    상기 제 2 주표면에 마주보는 상기 제 2 단자에 전기적으로 접속되는 제 5 주표면과, 상기 제 5 주표면과 반대측에 위치하는 제 6 주표면을 갖는 금속기판과,
    상기 제 6 주표면에 접촉하여 상기 금속기판을 위치결정하는 금속제의 고정부재를 구비하고,
    상기 기판에는 상기 기판을 관통하는 구멍이 형성되어 있고,
    상기 고정부재의 일부가 상기 구멍에 삽입되어 상기 고정부재의 선단부가 상기 제 4 단자에 접촉하고 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 반도체 패키지는 플립칩형의 반도체 패키지인 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 반도체 패키지는 와이어본딩형의 반도체 패키지인 것을 특징으로 하는 반도체장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016087A (ko) * 2003-08-06 2005-02-21 로무 가부시키가이샤 반도체장치
US7202420B2 (en) * 2003-12-16 2007-04-10 Intel Corporation Methods to prevent mechanical flexure related BGA failure
JP2006019636A (ja) * 2004-07-05 2006-01-19 Renesas Technology Corp 半導体装置
DE102006040435B3 (de) * 2006-08-29 2008-01-31 Infineon Technologies Ag Anordnung und Verfahren zur Montage eines Leistungshalbleitermoduls
JP4972391B2 (ja) * 2006-12-13 2012-07-11 新光電気工業株式会社 シールドケース付パッケージおよびシールドケース付パッケージの製造方法
TW200828555A (en) * 2006-12-18 2008-07-01 Advanced Connection Tech Inc Package module for radio frequency identification chip
US7701054B2 (en) * 2007-02-12 2010-04-20 Infineon Technologies Ag Power semiconductor module and method for its manufacture
US7863738B2 (en) * 2007-05-16 2011-01-04 Texas Instruments Incorporated Apparatus for connecting integrated circuit chip to power and ground circuits
JP4983824B2 (ja) * 2009-02-25 2012-07-25 ブラザー工業株式会社 ヒートシンク保持部材および液体吐出装置
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3168901B2 (ja) * 1996-02-22 2001-05-21 株式会社日立製作所 パワー半導体モジュール
JP3912445B2 (ja) 1997-11-05 2007-05-09 日立電線株式会社 半導体装置
JPH11204679A (ja) 1998-01-08 1999-07-30 Mitsubishi Electric Corp 半導体装置
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP2001208626A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp 半導体圧力センサ装置
US6512675B1 (en) * 2000-06-28 2003-01-28 Advanced Micro Devices, Inc. Heat sink grounded to a grounded package lid

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