CN1316606C - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN1316606C CN1316606C CNB2003101014766A CN200310101476A CN1316606C CN 1316606 C CN1316606 C CN 1316606C CN B2003101014766 A CNB2003101014766 A CN B2003101014766A CN 200310101476 A CN200310101476 A CN 200310101476A CN 1316606 C CN1316606 C CN 1316606C
- Authority
- CN
- China
- Prior art keywords
- terminal
- type surface
- substrate
- semiconductor
- mentioned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
- H01L23/4093—Snap-on arrangements, e.g. clips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明的课题是提供可靠性高的半导体器件。半导体器件100包括半导体封装1、在半导体封装1下设置的基板4、在半导体封装1上设置的金属基板6和在基板4上对半导体封装1和金属基板6定位的固定构件7。在基板4上形成贯穿基板4的孔9,固定构件7的一部分被插入孔9内,固定构件7的前端部7t与第4端子5接触。半导体封装1具有:第1主表面1a;位于与该第1主表面1a相反一侧的第2主表面1b;在第1主表面1a上设置的第1端子2。
Description
技术领域
本发明涉及半导体器件,特别是涉及具备了半导体封装的半导体器件。
背景技术
以往,具备了半导体封装的半导体器件例如在特开平11-204679号公报中已予以公开。
在上述公报中公开了的半导体器件中,在半导体芯片的上表面形成用于供给电源的多条电源用信号线,在下表面形成用于交换信号的多个信号用电极。半导体芯片被密封在封装内。在封装的外部形成了的电源布线与电源用电极接触,而且与印刷基板接触。
在这样的半导体器件中,存在电源布线容易从印刷基板剥离、半导体器件的可靠性降低的问题。
发明内容
因此,本发明就是为解决上述那样的问题而进行的,其目的在于提供可靠性高的半导体器件。
本发明的半导体器件包括半导体封装、基板、金属基板和金属制的固定构件。半导体封装具有:第1主表面;位于与该第1主表面相反一侧的第2主表面;在第1主表面上设置的第1端子;在第2主表面上设置的第2端子;以及半导体元件。基板具有:与第1主表面相向的第3主表面;位于与第3主表面相反一侧的第4主表面;与第1端子接触的第3端子;以及在第4主表面上设置的第4端子。金属基板具有:与第2主表面相向、与第2端子电连接的第5主表面;以及位于与第5主表面相反一侧的的第6主表面。固定构件与第6主表面接触,对金属基板定位。在基板上形成贯穿基板的孔,固定构件的一部分被插入孔内,固定构件的前端部与第4端子接触。
在如此构成的半导体器件中,金属构件的一部分被插入孔内,金属构件的前端部与第4端子接触。其结果是,金属构件的前端部对设置有第4端子的第4主表面施压。另外,固定构件的其它部分经金属基板和半导体封装对基板的第3主表面施压。其结果是,金属制的固定构件夹住金属基板、半导体封装和基板。其结果是,可防止固定构件从基板脱落,可提供可靠性高的半导体器件。
附图说明
图1是本发明的实施例1的半导体器件的平面图。
图2是沿图1中的II-II线的剖面图。
图3是金属基板的剖面图。
图4是固定构件的剖面图。
图5是半导体封装的剖面图。
图6是基板的剖面图。
图7是在本发明的实施例2的半导体器件中使用的半导体封装的剖面图。
图8是在本发明的实施例3的半导体器件中使用的半导体封装的剖面图。
具体实施方式
以下,参照附图说明本发明的实施例。再有,在以下的实施例中,对于相同或相当的部分标以同一参照符号而不再重复其说明。
(实施例1)
参照图1,本发明的实施例1的半导体器件100具有基板。基板大致为长方体形状(在图1中为正方体形状),具有大致为矩形的平面形状。基板4具有第3主表面4a。
在基板4的四个角设置通孔9,相邻的通孔9之间的距离大致相等。因此,联结4个通孔9的图形大致为正方形。
在第3主表面4a上装载半导体封装1。半导体封装1包含半导体元件(在图1中未示出),起半导体器件的核心的作用。在半导体封装1的第2主表面1b上设置作为冷却用散热板的金属基板6。金属基板6具有比半导体封装1稍小的平面形状,在金属基板6的第6主表面6b上设置多个散热用的散热片6c。散热片6c增大了金属基板6的表面积,是为了使半导体封装1的热量散逸而设置的。散热片6c存在多条,被配置成各自隔开间隙而互不接触。
金属制的固定构件7(固定配件)被设置成覆盖住金属基板6。固定构件7被设置成不与散热片6c接触。固定构件7的一部分被插入通孔9内。由此,通过将固定构件7的一部分连接到基板4上,可固定基板4上的半导体封装1和金属基板6。
参照图2,本发明的实施例1的半导体器件100包括半导体封装1、基板4、金属基板6和固定构件7。半导体封装1具有:第1主表面1a;位于与该第1主表面1a相反一侧的第2主表面1b;在第1主表面1a上设置的第1端子(球形端子)2;在第2主表面1b上设置的第2端子8;以及半导体元件10。第2端子8是电源端子或接地端子。
作为主基板的基板4具有:与第1主表面1a相向的第3主表面4a;位于与第3主表面4a相反一侧的第4主表面4b;在第3主表面4a上设置、与第1端子2连接的第3端子3;以及在第4主表面4b上设置的第4端子5。第3端子3是键合用布线。第4端子5是电源供给用布线。
作为冷却用散热板的金属基板6具有:与第2主表面1b相向、与第2端子8电连接的第5主表面6a;以及位于与第5主表面6a相反一侧的的第6主表面6b。金属制的固定构件7与第6主表面6b接触,对金属基板6定位。
在基板4上形成贯穿基板4的通孔9,固定构件7的一部分被插入通孔9内,固定构件7的前端部7t与第4端子5接触。
基板4呈平板状,在其端部设置了多个通孔9。与通孔9邻接地设置作为电源供给用布线的多个第4端子5。在第4端子5的相反一侧,设置作为多条键合用布线的第3端子3。第3端子3从基板4的第3主表面4a露出。
半导体封装1被设置成层叠在基板4上。作为设置在半导体封装1的球形端子的各第1端子2与第3端子3接触。由此,第3端子3与第1端子2电连接。在半导体封装1内设置作为半导体芯片的半导体元件10,半导体元件10与第1端子2电连接。另外,半导体元件10与设置在与第1端子2相反一侧的第2端子8电连接。第2端子8在图2中处于电源电位。半导体元件10用构成半导体封装1的有机物进行模塑,能防护潮气或抵御外部压力。
作为冷却用散热板的金属基板6被层叠在半导体封装1上。散热用金属基板6由铝等质轻且热导率高的金属构成,与第2端子8直接接触。在金属基板6的第6主表面6b一侧,设置了多个散热片6c。散热片6c的每一个沿远离金属基板6的方向延伸,增大了金属基板6的表面积。由此,从半导体封装1发生的热量被散热片6c散逸。
固定构件7由铝等质轻、热导率高且电导率也高的金属构成。固定构件7有弹性,其前端部7t与第4端子5接触。固定构件7的突出部7a与金属基板6接触。由此,固定构件7夹住半导体封装1和金属基板6。如虚线50所示,从第2端子8经金属基板6、固定构件7向第4端子5供给电流。
参照图3,金属基板6具有相互大致平行的第5和第6主表面6a和6b。设置多条散热片6c,使之与第6主表面6b的延伸方向大致正交地延伸。各散热片6c隔开规定的间隔而被配置。金属基板6的材料可取多种多样,但导电性是必须的。也可使金属基板6的各部分的材料取作不同的材料。
再有,在图3中,在金属基板6的部分之中与固定构件7接触的部分和与第2端子8接触的部分上,为了使接触可靠,应涂敷导电性膏。
参照图4,固定构件7具有突出部7a和前端部7t。突出部7a是与金属基板6的第6主表面6b接触的部分,该突出部7a对金属基板6施压。
前端部7t是与第4端子5直接接触的部分,对第4端子5和基板4施压。突出部7a进而与金属基板6的第6主表面6b电连接。前端部7t与第4端子5电连接。
为了对固定构件7之中与金属基板6接触的突出部7a和与第4端子5接触的前端部7t实现良好的接触,应涂敷导电性膏。
参照图5,半导体封装1具有半导体元件10。半导体元件10用树脂进行模塑,第1端子2和第2端子8与半导体封装1进行电连接。各第1端子2供对半导体元件10的电信号输入输出之用。因此,第1端子2与半导体元件10用未图示的布线电连接。第2端子8也与半导体元件10用未图示的布线电连接。再有,第2端子8的电位可以被设定为诸如电源电位、接地电位及其它的电位等各种电位。
为了实现与其它构件的良好接触,应将导电性膏涂敷到半导体封装1之中球形的第1端子2和第2端子8上。
参照图6,基板4有多个通孔9。通孔9贯穿基板4,接受图4所示的固定构件7。在靠通孔9的内侧部分设置第4端子5。设置第4端子5的是基板4的第4主表面4b,在与第4主表面4b相反一侧的第3主表面4a上,作为多条键合用布线的多个第3端子3隔开规定的间隔而被设置。
在如此构成的实施例1的半导体器件中,固定构件7夹住基板4、半导体封装1和金属基板6。其结果是,半导体封装1和金属基板6不从基板4脱落,可提供可靠性高的半导体器件。
另外,为了使将半导体封装1和金属基板6固定在基板4上用的固定构件7与第2端子8和第4端子5进行电连接,固定构件7起着夹具的作用和布线的作用这两种作用。其结果是,不会增加构成半导体器件的部件数。
在实施例1的半导体器件中,在球形栅格阵列(BGA)等的多引脚封装中,将电源端子或接地端子配置在半导体封装的上表面的四个角处,通过作为冷却用散热器的金属基板6和作为其固定零件的固定构件7,与作为基板4上的接地端子或电源端子的第4端子5连接,从而可供给稳定的电源电位或接地电位。另外,因为无需将电源端子或接地端子分配给作为球形端子的第1端子2,所以将信号线分配给这些第1端子2成为可能,特别是,在功耗大的器件中,可实现封装的小型化,或将更多的信号线安装在同一半导体器件内。
(实施例2)
参照图7,半导体封装1包括:在第1主表面1a上形成的第1端子2;在第2主表面1b上形成的第2端子8;在第2主表面1b上设置的半导体元件10;联结半导体元件10与第2端子8的布线11。
在图7所示的半导体封装1中,从配置于半导体封装1的四个角的第2端子8供给的电源电位或接地电位经半导体封装1内部的布线11供给半导体元件10。图7所示的半导体封装是用倒装芯片方式(FlipChip)安装的半导体器件。
在实施例2的半导体器件中,与实施例1的半导体器件有同样的效果。另外,在倒装芯片型半导体封装中,通过将电源端子或接地端子设置在封装上表面的四个角,因为无需将电源电位或接地电位分配给作为背面的球形端子的第1端子2,所以将信号线分配给这些第1端子2成为可能,特别是,在功耗大的器件中,可实现封装的小型化,或将更多的信号线安装在同一封装内。
另外,通过将用于实现良好接触的导电性膏涂敷到半导体封装1上的电源端子或接地端子以及半导体器件的背面,可确保电源端子或接地端子与作为相接的散热板的金属基板之间充分地接触。另外,在对半导体元件10供给接地电位时,可对第1端子2供给基板4的电位,从而实现半导体元件10的稳定工作。另外,通过使配置于半导体封装1的四个角的第2端子8与安装于半导体封装1上的半导体元件10的高度均匀,在安装金属基板6时,可减少加到半导体元件10上的应力,可保护半导体元件10。
(实施例3)
参照图8,本发明的实施例3的半导体封装1包括:在第1主表面1a上配置的作为球形端子的第1端子2;在半导体封装1的四个角配置的作为电源端子或接地端子的第2端子8;在半导体封装上用引线键合法安装的半导体元件10;在半导体封装1内部进行布线的电源电位或接地电位供给用的布线11;与半导体元件10连接的信号线用引线12;将电源电位或接地电位供给半导体元件10的引线13;将半导体元件10固定在半导体封装1上并且供给基板电位用的管芯焊区14。
在图8所示的半导体封装1中,从配置于半导体封装1的第2主表面1b的四个角的第2端子8供给的电源电位或接地电位经半导体封装1内进行了布线的电源电位或接地电位供给用的布线11和与半导体元件10连接的电源电位或接地电位用的引线13,对半导体元件10供给接地电位或电源电位。
在使用了如此构成的实施例3的半导体封装的半导体器件中,与实施例1的半导体器件有同样的效果。
另外,在引线键合型的半导体封装1中,通过将作为电源或接地等端子的第2端子8设置在半导体封装1的上表面的四个角,因为无需将电源端子或接地端子分配给作为球形端子的第1端子2,所以将信号线分配给背面的第1端子2成为可能,特别是,在功耗大的器件中,可实现封装的小型化,或将更多的信号线安装在同一半导体封装1内。另外,通过将用于实现良好接触的导电性膏涂敷到半导体封装1的电源或接地用的第2端子8上,可确保电源电位或接地电位的第2端子8与相接的金属基板6之间充分地接触。
按照本发明,可以可靠地确保电连接,可提供可靠性高的半导体器件。
Claims (3)
1.一种半导体器件,其特征在于:
包括:
半导体封装,包含:第1主表面;位于与该第1主表面相反一侧的第2主表面;在上述第1主表面上设置的第1端子;在上述第2主表面上设置的第2端子;以及半导体元件;
基板,具有:与上述第1主表面相向的第3主表面;位于与上述第3主表面相反一侧的第4主表面;与上述第1端子接触的第3端子;以及在上述第4主表面上设置的、作为电源供给用布线的第4端子;
金属基板,具有:与上述第2主表面相向、与上述第2端子电连接的第5主表面;以及位于与上述第5主表面相反一侧的的第6主表面;以及
金属制的固定构件,与上述第6主表面接触,对上述金属基板定位,
在上述基板上形成贯穿上述基板的孔,
上述固定构件的一部分被插入上述孔内,上述固定构件的前端部与上述第4端子接触。
2.如权利要求1所述的半导体器件,其特征在于:
上述半导体封装是倒装芯片型的半导体封装。
3.如权利要求1所述的半导体器件,其特征在于:
上述半导体封装是引线键合型的半导体封装。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036931A JP4020795B2 (ja) | 2003-02-14 | 2003-02-14 | 半導体装置 |
JP36931/03 | 2003-02-14 | ||
JP36931/2003 | 2003-02-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1521841A CN1521841A (zh) | 2004-08-18 |
CN1316606C true CN1316606C (zh) | 2007-05-16 |
Family
ID=32821076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2003101014766A Expired - Fee Related CN1316606C (zh) | 2003-02-14 | 2003-10-20 | 半导体器件 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6836005B2 (zh) |
JP (1) | JP4020795B2 (zh) |
KR (1) | KR100598652B1 (zh) |
CN (1) | CN1316606C (zh) |
DE (1) | DE10334426A1 (zh) |
TW (1) | TWI237291B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050016087A (ko) * | 2003-08-06 | 2005-02-21 | 로무 가부시키가이샤 | 반도체장치 |
US7202420B2 (en) * | 2003-12-16 | 2007-04-10 | Intel Corporation | Methods to prevent mechanical flexure related BGA failure |
JP2006019636A (ja) * | 2004-07-05 | 2006-01-19 | Renesas Technology Corp | 半導体装置 |
DE102006040435B3 (de) * | 2006-08-29 | 2008-01-31 | Infineon Technologies Ag | Anordnung und Verfahren zur Montage eines Leistungshalbleitermoduls |
JP4972391B2 (ja) * | 2006-12-13 | 2012-07-11 | 新光電気工業株式会社 | シールドケース付パッケージおよびシールドケース付パッケージの製造方法 |
TW200828555A (en) * | 2006-12-18 | 2008-07-01 | Advanced Connection Tech Inc | Package module for radio frequency identification chip |
US7701054B2 (en) * | 2007-02-12 | 2010-04-20 | Infineon Technologies Ag | Power semiconductor module and method for its manufacture |
US7863738B2 (en) * | 2007-05-16 | 2011-01-04 | Texas Instruments Incorporated | Apparatus for connecting integrated circuit chip to power and ground circuits |
JP4983824B2 (ja) * | 2009-02-25 | 2012-07-25 | ブラザー工業株式会社 | ヒートシンク保持部材および液体吐出装置 |
US9484279B2 (en) * | 2010-06-02 | 2016-11-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920119A (en) * | 1996-02-22 | 1999-07-06 | Hitachi, Ltd. | Power semiconductor module employing metal based molded case and screw fastening type terminals for high reliability |
JPH11204679A (ja) * | 1998-01-08 | 1999-07-30 | Mitsubishi Electric Corp | 半導体装置 |
US6282095B1 (en) * | 1999-02-02 | 2001-08-28 | Compaq Computer Corporation | Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures |
US6401542B1 (en) * | 2000-01-24 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Pressure sensing semiconductor device comprising a semiconductor chip which has a diaphragm formed with piezoresistance |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3912445B2 (ja) | 1997-11-05 | 2007-05-09 | 日立電線株式会社 | 半導体装置 |
US6512675B1 (en) * | 2000-06-28 | 2003-01-28 | Advanced Micro Devices, Inc. | Heat sink grounded to a grounded package lid |
-
2003
- 2003-02-14 JP JP2003036931A patent/JP4020795B2/ja not_active Expired - Lifetime
- 2003-06-17 TW TW092116341A patent/TWI237291B/zh not_active IP Right Cessation
- 2003-07-28 DE DE10334426A patent/DE10334426A1/de not_active Withdrawn
- 2003-07-29 US US10/628,462 patent/US6836005B2/en not_active Expired - Fee Related
- 2003-09-25 KR KR1020030066529A patent/KR100598652B1/ko not_active IP Right Cessation
- 2003-10-20 CN CNB2003101014766A patent/CN1316606C/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920119A (en) * | 1996-02-22 | 1999-07-06 | Hitachi, Ltd. | Power semiconductor module employing metal based molded case and screw fastening type terminals for high reliability |
JPH11204679A (ja) * | 1998-01-08 | 1999-07-30 | Mitsubishi Electric Corp | 半導体装置 |
US6282095B1 (en) * | 1999-02-02 | 2001-08-28 | Compaq Computer Corporation | Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures |
US6401542B1 (en) * | 2000-01-24 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Pressure sensing semiconductor device comprising a semiconductor chip which has a diaphragm formed with piezoresistance |
Also Published As
Publication number | Publication date |
---|---|
DE10334426A1 (de) | 2004-09-02 |
TW200415673A (en) | 2004-08-16 |
CN1521841A (zh) | 2004-08-18 |
TWI237291B (en) | 2005-08-01 |
US20040159926A1 (en) | 2004-08-19 |
KR20040073942A (ko) | 2004-08-21 |
US6836005B2 (en) | 2004-12-28 |
KR100598652B1 (ko) | 2006-07-13 |
JP2004247589A (ja) | 2004-09-02 |
JP4020795B2 (ja) | 2007-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10312184B2 (en) | Semiconductor systems having premolded dual leadframes | |
US8916958B2 (en) | Semiconductor package with multiple chips and substrate in metal cap | |
US8106507B2 (en) | Semiconductor package having socket function, semiconductor module, electronic circuit module and circuit board with socket | |
JP5883456B2 (ja) | 超小型電子アセンブリ及びシステム | |
US20090057929A1 (en) | Semiconductor device | |
US6329708B1 (en) | Micro ball grid array semiconductor device and semiconductor module | |
KR970067801A (ko) | 반도체 장치 및 그 제조방법 | |
KR100326822B1 (ko) | 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법 | |
US9029993B2 (en) | Semiconductor device including semiconductor chip mounted on lead frame | |
US6441486B1 (en) | BGA substrate via structure | |
CN1316606C (zh) | 半导体器件 | |
US6664629B2 (en) | Semiconductor device | |
US6291893B1 (en) | Power semiconductor device for “flip-chip” connections | |
US6747352B1 (en) | Integrated circuit having multiple power/ground connections to a single external terminal | |
JPH06204385A (ja) | 半導体素子搭載ピングリッドアレイパッケージ基板 | |
US20020030276A1 (en) | Dimple array interconnect technique for semiconductor device | |
US20040159925A1 (en) | Semiconductor device and method for manufacture thereof | |
CN113496958B (zh) | 基板及封装结构 | |
KR100260996B1 (ko) | 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 | |
US7087990B2 (en) | Power semiconductor device | |
KR20010042682A (ko) | 반도체장치 및 그 제조방법 | |
KR100668909B1 (ko) | 반도체 장치 | |
KR100507131B1 (ko) | 엠씨엠 볼 그리드 어레이 패키지 형성 방법 | |
JP2001210737A (ja) | 半導体チップパッケージおよびその製造方法 | |
JPH07297236A (ja) | 半導体素子実装用フィルムと半導体素子実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070516 Termination date: 20121020 |