KR20040060477A - 반도체 커패시터의 제조 방법 - Google Patents

Abstract

개시된 방법은 금속-유전체-금속의 적층 구조를 갖는 반도체 커패시터의 제조에 관한 것이다. 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 질소를 함유한 유전막을 적층한다. 그리고, 상기 유전막을 기판을 질소 분위기에서 열처리시켜 상기 질소의 함량이 풍부한 유전막으로 형성하고, 상기 질소의 함량이 풍부한 유전막 상에 상부 전극을 형성한다. 이에 따라, 열적 특성이 우수하고, VCC가 매우 낮고, 누설 전류 및 항복 전압에 특성이 우수한 반도체 커패시터를 얻을 수 있다.

Description

반도체 커패시터의 제조 방법{Method of manufacturing semiconductor capacitor}

본 발명은 반도체 커패시터의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-유전체-금속(metal-insulator-metal : MIM)의 적층 구조를 갖는 반도체 커패시터의 제조 방법에 관한 것이다.

반도체 장치를 구성하는 요소 중에서 중요한 것의 하나가 커패시터이다. 그리고, 현재에는 금속-유전체-반도체(metal-insulator-semiconductor : MIS)의 구조를 갖는 커패시터 또는 폴리-유전체-폴리(poly-insulator-poly : PIP)의 구조를 갖는 커패시터를 주로 사용하고 있다.

그러나, 최근의 반도체 장치는 동작 전압으로서 낮은 전압(VCC : voltage coefficient of capacitor)을 요구하기 때문에 상기 PIP 구조 또는 MIS 구조를 갖는 커패시터의 적용이 용이하지 않다. 따라서, 최근에는 낮은 전압에서의 구동이가능하고, 열적 효율(TCC : temperature coefficient of capacitor)이 우수한 커패시터의 제조가 요구되고 있다.

이에 따라, MIM의 적층 구조를 갖는 커패시터가 개발 중에 있다. 그러나, 상기 MIM 구조를 갖는 커패시터의 경우에는 그것을 제조할 때 하부 박막으로서 금속 박막을 형성한 후, 유전체로서 유전막을 형성할 때 가해지는 열로 인해 상기 금속 박막이 손상을 받기 때문에 그것의 제조가 용이하지 않은 단점을 갖는다.

따라서, 상기 MIM 구조를 갖는 커패시터의 유전체로서 유전율이 높고, 간단한 공정에 의해 형성이 가능한 실리콘 질화막을 주로 채택하고 있다. 그러나, 상기 실리콘 질화막의 경우에도 브레이크 필드 스트렝스(breakdown field strength) 낮고, 상기 VCC 및 TCC가 높다는 단점을 갖는다. 때문에, 상기 유전체로서 상기 실리콘 질화막을 채택하는 것 또한 그 한계를 갖는다.

종래의 MIM 적층 구조를 갖는 커패시터의 제조에 대하여 살펴보면 다음과 같다. 먼저, 기판 상에 하부 전극으로서의 제1금속 박막을 형성한다. 그리고, 상기 하부 전극 상에 유전막으로서 질화 실리콘막을 형성한다. 이어서, 상기 유전막 상에 상부 전극으로서의 제2금속 박막을 형성한다. 이에 따라, 상기 제1금속 박막, 질화 실리콘막 및 제2금속 박막 즉, MIM 구조를 갖는 커패시터가 형성된다.

여기서, 상기 유전막으로서 형성되는 질화 실리콘막의 경우 NH3 가스와 SiH4 가스를 사용한 플라즈마 증대 화학 기상 증착법으로서 형성한다. 이때, 상기 질화 실리콘막에는 H 성분이 존재하고, Si-H, N-H 또는 Si-N 등과 같은 불완전한 결합(weak bond)을 갖는 성분이 존재하게 된다. 특히, 상기 Si-H의 결합 성분은 댕글링(dangling) 결합을 유발시켜 하부 전극에 콤프레시브(compressive) 스트레스를 준다. 따라서, 상기 VCC 및 TCC를 높이는 원인이 된다.

이와 같이, 종래의 MIM 구조를 갖는 커패시터의 제조에서는 전술한 결함으로 인하여 불량이 빈번하게 발생하는 문제점을 갖는다.

본 발명의 목적은, 열적 특성이 우수하고, VCC가 매우 낮고, 누설 전류 및 항복 전압에 특성이 우수한 반도체 커패시터의 제조 방법을 제공하는데 있다.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 커페시터의 제조 방법을 나타내는 단면도들이다.

상기 목적을 달성하기 위한 본 발명은, 기판 상에 하부 전극을 형성하는 단계와, 상기 하부 전극 상에 질소를 함유한 유전막을 적층하는 단계와, 상기 유전막을 기판을 질소 분위기에서 열처리시켜 상기 질소의 함량이 풍부한 유전막으로 형성하는 단계와, 상기 질소의 함량이 풍부한 유전막 상에 상부 전극을 형성하는 단계를 포함한다.

본 발명에 의하면, 질소를 함유한 유전막을 적층한 후, 질소 분위기에서 열처리를 수행한다. 이에 따라, 상기 유전막에는 질소의 함량이 풍부하게 된다. 따라서, Si-H 결합 성분을 Si-N 결합 성분으로 변환시킨다. 때문에, 열적 특성이 우수하고, VCC가 매우 낮고, 누설 전류 및 항복 전압에 특성이 우수한 반도체 커패시터의 제조가 가능하다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 커페시터의 제조 방법을 나타내는 단면도들이다.

도 1을 참조하면, 트렌지스터와, 상기 트렌지스터와 상부 배선층과의 절연을 위한 층간 절연물 등과 같은 하부 구조물을 갖는 기판(10)을 마련한다.

그리고, 상기 기판(10) 상에 하부 전극(12)으로서의 제1금속 박막을 형성한다. 상기 금속 박막의 예로서는 티타늄막, 질화 티타늄막, 알루미늄막, 구리막 등을 들 수 있다. 이들은 단독으로 사용할 수 있으나, 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막 또는 알루미늄막 및 구리막이 순차적으로 적층된 다층막을 사용하는 것이 바람직하다. 이때, 상기 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막을 하부 전극(12)으로 채택할 경우에는 그것의 두께가 500 내지 1,000Å 정도를 갖도록 형성하고, 상기 알루미늄막 및 구리막이 순차적으로 적층된 다층막을 하부 전극(12)으로 채택할 경우에는 그것의 두께가 4,000 내지 5,000Å 정도를 갖도록 형성하고, 질화 티타늄막을 하부 전극(12)으로 채택할 경우에는 그것의 두께가 500 내지 1,000Å 정도를 갖도록 형성한다. 이때, 상기 하부 전극(12)으로서의 제1금속 박막은 스퍼터링을 통하여 형성하는 것이 바람직하다.

도 2를 참조하면, 상기 하부 전극(12)을 갖는 기판(10) 상에 질소가 함유된 유전막(14)으로서 질화 실리콘막을 형성한다. 상기 질화 실리콘막은 NH₃가스 및 SiH₄가스를 사용한 화학 기상 증착에 의해 형성하되, 플라즈마 증대 화학 기상 증착에 의해 형성하는 것이 바람직하다. 이때, 상기 질화 실리콘막의 두께가 500Å미만이거나 1,000Å을 초과할 경우에는 적절한 커패시턴스를 얻지 못한다. 따라서, 상기 질화 실리콘막은 500 내지 1,000Å 정도의 두께를 갖도록 형성하는 바람직하다. 이와 같이, 상기 유전막(14)으로서 질화 실리콘막을 500 내지 1,000Å 정도의 두께로 형성할 경우 상기 커패시턴스는 약 1fF/㎛²정도를 갖는다.

도 3을 참조하면, 상기 유전막(14)을 형성한 후, 질소 분위기에서 열처리를 실시한다. 상기 열처리는 350 내지 450℃의 온도 분위기에서 25 내지 35분 동안 실시하거나 450 내지 500℃의 온도 분위기에서 30 내지 90초 동안 실시하는 것이 바람직하다. 이와 같이, 상기 질소 분위기에서 열처리를 수행할 경우 질소 성분이 상기 유전막(14)에 침투하게 된다. 이에 따라, 상기 침투한 질소 성분이 Si-H 성분의 결합을 깨뜨리고 강한 결합력을 갖는 Si-N 성분의 결합을 증가시키게 된다. 따라서, 상기 열처리에 의해 상기 유전막(14)은 질소 함량이 풍부한 유전막(14a)으로 형성된다.

도 4를 참조하면, 상기 결과물 상에 상부 전극(16)으로서의 제2금속 박막을 형성한다. 상기 금속 박막의 예로서는 티타늄막, 질화 티타늄막, 알루미늄막, 구리막 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 선택된 두 종류의 박막들을 순차적으로 적층시킨 다층막을 사용하는 것도 가능하다. 이때, 상기 티타늄막을 상부 전극(16)으로 채택할 경우에는 그것의 두께가 400 내지 600Å 정도를 갖도록 형성하고, 상기 질화 티타늄막을 상부 전극(16)으로 채택할 경우에는 그것의 두께가 1,000 내지 2,000Å 정도를 갖도록 형성한다 이때, 상기 상부전극(16)으로서의 제2금속 박막은 스퍼터링을 통하여 형성하는 것이 바람직하다.

그리고, 상기 상부 전극(16), 질소의 함량이 풍부한 유전막(14a)의 패터닝을 위한 패턴 마스크(18)를 상기 상부 전극(16) 상에 형성한다. 상기 패턴 마스크(18)는 통상의 사진 식각 공정에 의해 형성한다.

도 5를 참조하면, 상기 패턴 마스크(18)를 사용한 식각 공정을 실시한다. 따라서, 패터닝된 상부 전극(16a)과 유전막(14a)을 얻을 수 있다. 이때, 상기 상부 전극(16a)만을 패터닝할 수도 있고, 상기 상부 전극(16a)과 유전막(14a)을 함께 패터닝할 수도 있다. 만약, 상기 상부 전극(16a)과 유전막(14a)을 함께 패터닝할 경우에는 상기 상부 전극(16a)과 유전막(14a)의 식각 선택비를 이용한다. 이는, 상기 패터닝에 의해 상기 하부 전극(12)이 손상 받기 때문이다.

이에 따라, 상기 기판(10) 상에 금속 박막을 갖는 하부 전극(12), 질소의 함량이 풍부한 유전막(14a), 금속 박막을 갖는 상부 전극(16a)을 포함하는 MIM 구조의 커패시터(20)가 형성된다.

그리고, 상기 패턴 마스크(18)를 제거한 후, 후속되는 공정을 실시한다. 상기 후속되는 공정은 일반적인 반도체 공정에 해당한다.

이와 같이, 본 발명에 의하면, 열적 특성이 우수하고, VCC가 매우 낮고, 누설 전류 및 항복 전압에 특성이 우수한 반도체 커패시터의 제조가 가능하다.

따라서, 본 발명의 방법을 반도체 커패시터의 제조에 적용할 경우 성능이 우수한 커패시터를 구현할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

1. 기판 상에 하부 전극을 형성하는 단계;

   상기 하부 전극 상에 질소를 함유한 유전막을 적층하는 단계;

   상기 유전막을 기판을 질소 분위기에서 열처리시켜 상기 질소의 함량이 풍부한 유전막으로 형성하는 단계; 및

   상기 질소의 함량이 풍부한 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
2. 제 1 항에 있어서, 상기 하부 전극과 상부 전극은 금속 박막인 것을 특징으로 하는 반도체 커패시터의 제조 방법.
3. 제 2 항에 있어서, 상기 금속 박막은 티타늄막, 질화 티타늄막, 알루미늄막 및 구리막으로 구성되는 그룹으로 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 커패시터의 제조 방법.
4. 제 1 항에 있어서, 상기 질소를 함유한 유전막은 질화 실리콘막인 것을 특징으로 하는 반도체 커패시터의 제조 방법.
5. 제 4 항에 있어서, 상기 질화 실리콘막은 NH₃가스 및 SiH₄가스를 사용한 화학 기상 증착에 의해 형성되는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
6. 제 1 항에 있어서, 상기 열처리는 350 내지 450℃의 온도 분위기에서 25 내지 35분 동안 실시하거나 450 내지 500℃의 온도 분위기에서 30 내지 90초 동안 실시하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.