KR20040060292A - 반도체 소자 제조방법 - Google Patents

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Abstract

반도체소자 제조방법에 관한것으로, 반도체 기판에 얼라인 키로 이용되는 홈을 형성하고, 반도체 기판의 예정된 부분에 P-MOS, N-MOS 접합을 형성하기 위한 임플란트를 실시하여 P-MOS, N-MOS 접합 영역을 형성한다음, 트렌치형 소자분리산화막을 형성하는 공정을 실시하여 트렌치형 소자분리산화막의 에지 부분이 식각 공정, 크리닝 공정 등에서 손상을 받는 것을 최소화하여 반도체소자의 수율을 향상시킨다.

Description

반도체 소자 제조방법{Method for Fabricating Semiconductor Device}
본 발명은 반도체 소자 제조방법에 관한것으로, 보다 상세하게는 반도체소자의 소자분리산화막의 제조방법에 관한 것이다.
반도체 소자의 소자분리막 제조시 일반적으로 사용되는 것은 STI (Shallow Trench Isolation) 방법이다. 게다가, 리플레쉬 특성을 향상시키기 위해서는 액티브 영역과 필드 소자분리막 사이에 질화막을 형성하고 있다.
종래의 셀로우 트렌치형 소자분리막 제조방법을 도1 및 도2를 참조하여 설명하기로 한다.
도1은 반도체 기판(1) 상부에 패드 산화막(2)과 패드 질화막(3)을 형성한다음, 필드 영역의 패드 질화막(3)과 패드 산화막(2)을 제거하고, 측벽산화막(도시안됨)을 형성한다음, 노출된 반도체 기판(1)을 일정 깊이 식각하여 홈(5)을 형성하고, 전체적으로 산화막(6)을 형성하고 리니어 질화막(7)을 형성한 단면도이다.
도2는 전체적으로 산화막을 두껍게 형성한다음, CMP 공정으로 산화막을 평탄화 작업하여 상기 홈(5)에만 산화막이 남게하여 소자분리산화막(8)을 형성한 것이다.
그리고, 이후 공정으로 P-MOS, N-MOS 임플란트 공정을 실시하기 위한 산화 공정, 마스크 공정, 감광막 제거 공정을 거치면서 소자분리막의 가장자리 부(A)에서 도3과 같이 패이는 골이 형성된다.
이러한 골은 도4에는 보는 바와같이 액티브 영역 상에 게이트 전극(9)을 패턴닝하는 과정에서 게이트 도전층의 잔여물(10)이 상기 골에 남게 되어 불량을 유발하거나 반도체소자의 특성을 저하시키는 요인이 된다.
본 발명은 상기한 문제점을 해소하기 위하여 소자분리산화막 공정이전에 P-MOS, N-MOS 임플란트 공정을 실시하는 방법을 제공하는데 그 목적이 있다.
도1 및 도2는 종래에 반도체 소자의 트렌치형 소자분리막을 형성한 것을 도시한다.
도3은 도2의 (A) 부분을 확대하여 도시한 것이다.
도4는 종래에 트렌치형 소자분리막을 형성한 다음, 게이트 전극을 형성하였을때 소자분리막의 에지 부분에 도전체 잔여물이 남는 것을 도시한다.
도5 내지 도8은 본 발명의 실시예에 의해 반도체 기판에 먼저 P-MOS, N-MOS 접합 영역을 형성한다음, 트렌치형 소자분리막을 형성하는 것을 도시한다.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판 12 : 얼라인 키용 홈
13 : P-MOS, N-MOS 접합 영역 2,14 : 패드 산화막
3,15 : 패드 질화막 16 : 홈
8,18 : 소자분리산화막 10 : 잔여물
상기한 목적을 달성하기 위하여 반도체 소자의 제조방법에 있어서,
반도체 기판에 얼라인 키로 이용되는 홈을 형성하는 단계와, 상기 반도체 기판의 예정된 부분에 P-MOS, N-MOS 접합을 형성하기 위한 임플란트를 실시하여 P-MOS, N-MOS 접합 영역을 형성하는 단계와, 반도체 기판 상부에 소자분리막 마스크층을 형성하는 단계와, 반도체 기판의 필드영역에 홈을 형성하는 단계와, 전체적으로 산화막을 두껍게 형성한다음, CMP 공정으로 산화막을 평탄화 작업하여 상기 홈에만 산화막을 남겨서 소자분리막을 형성하는 단계와, 게이트 산화막 과 게이트 전극을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참고하여 본원 발명의 실시예를 설명하기로 한다.
도5 내지 도8은 본 발명의 실시예에 의해 소자분리산화막을 제조하는 단계를 도시한 단면도이다.
도5는 반도체 기판(11)에 포토 공정을 위한 얼라인 키 패턴으로 사용하기 위하여 트렌치 공정을 이용하여 얼라인 키용 홈(12)을 우선적으로 형성한 것이다.
도6은 반도체 기판(11)의 예정된 부분에 P-MOS, N-MOS 접합을 형성하기 위한 임플란트를 실시하여 P-MOS, N-MOS 접합영역(13)을 형성한 것이다.
도7은 반도체 기판(11) 상부에 패드 산화막(14)와 패드 질화막(15)을 적층한다음, 소자분리 마스크를 이용하여 필드영역의 패드 질화막(15) 및 패드 산화막(14)을 식각한다음, 측벽 산화막(도시안됨)을 형성하고, 노출된 반도체 기판(11)을 식각하여 필드 영역에 홈(16)을 형성한 것이다.
도8은 전체적으로 산화막을 두껍게 형성한다음, CMP 공정으로 산화막을 평탄화 작업하여 상기 홈(5)에만 산화막이 남은 소자분리막(18)을 형성한 것이다. 이때 패드 질화막(15)도 함께 제거된다.
상기 공정이후에 종래와 같이 게이트 산화막과 게이트 전극용 도전층을 형성하고 게이트 전극 마스크를 이용한 식각 공정으로 게이트 전극을 형성한다.
상기한 본 발명은 트렌치형 소자분리막을 형성하기전에 N- MOS, P-MOS 접합을 반도체 기판에 형성함으로 인하여 소자분리산화막의 에지 부분에서 산화막이 손상될수 있는 식각 공정 이나 크리닝 공정을 줄일 수 가 있다. 그로인해 소자분리산화막의 에지 부분이 손상되는 것을 미연에 방지하여 반도체 소자의 수율을 향상시킬 수가 있다.

Claims (1)

  1. 반도체 소자의 제조방법에 있어서,
    반도체 기판에 얼라인 키로 이용되는 홈을 형성하는 단계와,
    상기 반도체 기판의 예정된 부분에 P-MOS, N-MOS 접합을 형성하기 위한 임플란트를 실시하여 P-MOS, N-MOS 접합 영역을 형성하는 단계와,
    반도체 기판 상부에 소자분리막 마스크층을 형성하는 단계와,
    반도체 기판의 필드영역에 홈을 형성하는 단계와,
    전체적으로 산화막을 두껍게 형성한다음, CMP 공정으로 산화막을 평탄화 작업하여 상기 홈에만 산화막을 남겨서 소자분리막을 형성하는 단계와,
    게이트 산화막 과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020020087062A 2002-12-30 2002-12-30 반도체 소자 제조방법 KR20040060292A (ko)

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