KR20040060291A - 반도체 소자 제조방법 - Google Patents

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Abstract

반도체소자 제조방법에 관한것으로, 반도체 메모리 소자 제조시 발생된 불량을 수리하기 위해 퓨즈를 절단하는 기술이다. 즉, 퓨즈를 메탈 계열로 형성하고, 절단해야 하는 퓨즈의 원하는 부분에 산소 임플란트와 파우어를 공급하여 도전체를 양극 산화를 시켜 전기적으로 오프시키는 것이다. 상기 양극 산화는 도전체에 산소를 공급하면서 높은 전력을 인가하여 고온에서 초기 산화 현상을 유발시켜 도전체를 절연체로 바꾸는 것이다. 그로인하여 퓨즈 절단을 위한 면적 증가가 필요없고, 프로브 테스트 회로를 이용함으로써 별도의 리페어 장비나 프로세스가 필요없고, 레이저 리페어시 발생되는 퓨즈부의 손상이나 불량이 없다.

Description

반도체 소자 제조방법{Method for Fabricating Semiconductor Device}
본 발명은 반도체 소자 제조방법에 관한것으로, 보다 상세하게는 반도체소자의 리페어용 퓨즈를 메탈 계열로 형성하고, 원하는 부분을 산소 임플란트와 파우어를 인가하여 양극 산화 현상에 의해 전기적으로 오프시키는 방법에 관한것이다.
반도체 메모리 소자 제조시 특징지역의 셀이 불량이 나는 경우 이것을 대체하기 위해 컬럼이나 로우 라인을 예비로 만들어 두었다가 불량이 발생된 셀이 위치하는 컬럼이나 로우 라인으로 새로운 칼럼이나 로우 라인으로 교체하여 사용하는 것은 널리 알려진 기술이다.
종래 기술은 메모리 리페어용 퓨즈는 낮은 비저항을 가지면서 열적, 화학적, 물리적 안정성 및 스텝 커버리지 측면에서 폴리실리콘층을 사용하여 왔다. 그리고, 이러한 퓨즈는 안정성을 이유로 반도체소자의 하부층 예를들어 워드라인을 사용하였다. 그러나, 반도체소자의 집적도 및 속도가 증가하면서 메모리 소자의 완제품은 높이가 필연적으로 증가하게 되었다.
도1은 종래에 하부층으로 퓨즈를 형성한 것을 도시한 것으로, 퓨즈 상부에 식각할 층이 높게 형성되어 있음을 알수가 있다. 참고로, 구조를 설명하면, 반도체 기판(1) 상에 필드산화막(2)이 형성되고, 액티브 역에 MOS 트랜지스터(도시안됨)가 형성되고, 그 상부에 상기 MOS 트랜지스터(도시안됨)에 연결되는 캐패시터가 형성되고, 그 상부에 중간 절연층(4)이 형성되고, 그 상부에 하부 메탈 라인으로 이용되는 금속배선(5)과 반사방지막(6)이 형성되고, 그 상부에 층간절연막(7)이 형성되고, 그 상부에 상부 메탈라인으로 이용되는 금속배선(8)과 반사방지막(9)이 형성되고, 절연막(10)과 패시베이션막(11)이 형성된다음, 프로브 패드를 오픈하는 것과동시에 퓨즈부를 오픈하기 위하여 식각 공정을 실시한 것이다.
상기와 같이 하부층을 퓨즈로 이용하는 경우 퓨즈 상부에 여러층의 절연막이 형성됨으로 인하여 오픈해야할 절연층의 높이가 증대하게됨으로 후속 공정이 어렵게 되어, 퓨즈를 하부층 대신에 상부층으로 이용하게 되었다.
도2는 퓨즈를 상부층인 캐패시터 플레이트층을 이용하는 것을 도시한 단면도로서, 퓨즈 상부에 절연층이 도1에 비교하여 두껍지 않음을 알수가 있다.
참고로, 구조를 설명하면, 반도체 기판(1) 상에 필드산화막(2)이 형성되고, 액티브 역에 MOS 트랜지스터(도시안됨)가 형성되고, 그 상부에 상기 MOS 트랜지스터(도시안됨)에 연결되는 캐패시터가 형성되는데 플레이트로 이용되는 도전층을 퓨즈(3')로 형성하고, 그 상부에 절연층(12)이 형성되고, 그 상부에 하부 메탈 라인으로 이용되는 금속배선(5)과 반사방지막(6)이 형성되고, 그 상부에 층간절연막(7)이 형성되고, 그 상부에 상부 메탈라인으로 이용되는 금속배선(8)과 반사방지막(9)이 형성되고, 절연막(10)과 패시베이션막(11)이 형성된다음, 프로브 패드를 오픈하는 것과 동시에 퓨즈부를 오픈하기 위하여 식각 공정을 실시한 것이다.
한편, 종래의 퓨즈 커팅 기술은 퓨즈 상부를 오픈한다음, 레이져를 이용하여 퓨즈를 녹여서 절단하는 방법을 택하였는데 이러한 기술은 공정 마진이 많아서 칩의 면적을 증대시키는 요인이 되고, 별도의 레이져 장비를 이용해야하며, 리페어시 퓨즈 부에 손상을 입게 되어 또다른 불량을 야기시키기도 한다.
본 발명은 퓨즈 층을 캐패시터 플레이트층으로 사용함으로써 공정진행시 마진(Margin) 확보를 용이하게 하고, 퓨즈를 절단하는 방법을 양극 산화 현상을 이용하는 방법을 제공하는데 그 목적이 있다.
도1은 종래에 반도체 소자의 하부 도전층으로 퓨즈를 형성한 것을 도시한 단면도.
도2는 반도체 소자의 상부 도전층으로 퓨즈를 형성한 것을 도시한 단면도.
도3은 본 발명에 의해 퓨즈를 양극 산화시키기 위한 구성을 도시한 도면.
도4 (a)는 종래에 레이져를 이용하여 퓨즈를 절단하는 지역과, (b)는 본 발명에 의해 양극 산화 기술을 이용하여 원하는 지역의 퓨즈를 산화시킨 지역을 도시한 도면.
도5는 본 발명에 의해 퓨즈 상부에 보호막과 산화막이 구비되고, 퓨즈의 일정부분을 오픈한 상태에서 산소 임플란트와 파우어를 공급하여 퓨즈가 양극 산화된 것을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 퓨즈 22 : 보호막
23 : 산화막 24 : 양극 산화부
상기한 목적을 달성하기 위하여 반도체 소자의 제조방법에 있어서, 반도체 소자에 설계된 퓨즈를 제거할때 양극 산화 현상을 이용하여 퓨즈를 제거한다.
상기 양극 산화 현상이 발생되도록 하기 위하여 퓨즈에 산소를 주입하면서 퓨즈에 파우어를 인가한다.
상기 파우어를 인가하기 위하여 퓨즈의 일단은 Vss에 연결되고, 퓨즈의 타단은 파우어 제네레이터에 연결되도록 한다.
상기 퓨즈를 오프 시킬 지역 외에는 보호막을 형성한다.
상기 퓨즈를 캐패시터의 플레이트 전극용 도전층으로 형성하되, 메탈 계열을 이용한다.
이하 첨부된 도면을 참고하여 본원 발명의 실시예를 설명하기로 한다.
도3은 본 발명에 의해 퓨즈를 양극 산화 현상을 이용하여 퓨즈를 산화시킬때 퓨즈 앞단에 인가되는 구성을 도시한 것으로, 퓨즈(50)에 인가되는 파우어 제네레이터 회로(30)와 퓨즈 선택 회로(40)가 필요하다.
도4의 (a)는 퓨즈를 종래의 레이져로 절단할때 블로잉(Blowing) 되는 영역을 도시한 것이고, (b)는 본 발명에 의해 양극 산화 현상을 이용하여 퓨즈를 오프 시킬때 산화되는 영역을 도시한 것이다.
도5는 본 발명에 의해 양극 산화 현상을 이용하여 산화공정을 진행시킬때,퓨즈(21)에서 산화되어야 하는 지역에는 보호막(22)과 보호막(22) 상에 형성된 산화막(23)을 제거한다음, 산소 임플란트를 실시하는 동시에 고전압을 인가하여 퓨즈를 산화시켜 양극 산화부(24)를 만들어서 전기적으로 오프되도록 한것을 도시한다. 여기서, 상기 보호막(22)은 산소 임플란트 공정시 퓨즈로 산소가 주입되는 것을 차단하게 된다.
또한, 산소를 임플란트 시킬때 산소 소오스를 여러가지로 이용할 수 가 있다. 즉, 산소 이온 임플란트, 산소 소오스를 갖는 대기중의 공기, 플라즈마 산소, OH-, 오존을 이용하는 방법도 있을수가 있다.
상기 퓨즈로 이용되는 물질은 산화 카이네틱(Kinetics) 상 리니어(Linear) 경향성을 가지는 물질(TiN, W)로 구성한다.
또한, 산화 공정에서 파우어 제네레이터는 내부 또는 외부 파우어를 이용하며, 퓨즈의 양극 산화를 촉진하기 위하여 Vss 또는 Vcc 부를 퓨즈에 직접 연결하는 방법이 있다.
상기한 본 발명은 퓨즈를 산화시켜 오프 시킴으로써 종래 보다 공정이 간소화괴고, 공정 마진에 따른 면적이 증대되는 것을 방지하고, 프로브 테스크시 회로르 이용하여 별도의 리페어 장비나 공정이 없이 리페어가 가능하며 레이저 리페어에 따른 손상이나 불량을 줄일수가 있으며, 퓨즈 상부에 보호막을 형성하여 불 필요한 산화를 방지하여 주변 화로부 또는 퓨즈에 연결되는 회로를 보호할 수 가 있다.

Claims (6)

  1. 반도체 소자의 제조방법에 있어서,
    반도체 소자에 설계된 퓨즈를 제거할때 양극 산화 현상을 이용하여 퓨즈를 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 양극 산화 현상이 발생되도록 하기 위하여 퓨즈에 산소를 주입하면서 퓨즈에 파우어를 인가하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 파우어를 인가하기 위하여 퓨즈의 일단은 Vss에 연결되고, 퓨즈의 타단은 파우어 제네레이터에 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제2항에 있어서,
    상기 퓨즈를 오프 시킬 지역 외에는 보호막을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서,
    상기 퓨즈를 캐패시터의 플레이트 전극용 도전층으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서,
    상기 플레이트 전극용 도전층을 메탈 계열로 형성하는 특징으로 하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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