KR20040058800A - 반도체 소자의 게이트 전극 제조 방법 - Google Patents
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Abstract
본 발명은 폴리실리콘층을 형성한 후 물리적인 방법으로 텅스텐실리사이드의 핵생성 위치를 증가시켜 텅스텐실리사이드가 용이하게 형성될 수 있게 함으로써 안정된 텅스텐실리사이드와 폴리실리콘의 계면을 형성하도록 하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다. 본 발명에 따른 게이트 전극 제조 방법은 반도체 기판 상부에 게이트 산화막 및 폴리실리콘층의 적층 구조를 형성하는 단계와, 상기 폴리실리콘층의 막질을 조밀하게 하는 단계와, 상기 폴리실리콘층 상부에 텅스텐과 질소의 비가 1보다 큰 질화텅스텐막을 형성하는 단계와, 열처리 공정을 수행하여 상기 폴리실리콘층과 상기 질화텅스텐막의 경계면에 텅스텐실리사이드막을 형성하는 단계와, 상기 질화텅스텐막 상부에 텅스텐막을 형성하는 단계 및 상기 텅스텐막 상부에 Si3N4막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히, 폴리실리콘층을 형성한 후 물리적인 방법으로 텅스텐실리사이드의 핵생성 위치를 증가시켜 텅스텐실리사이드가 용이하게 형성될 수 있게 함으로써 안정된 텅스텐실리사이드와 폴리실리콘의 계면을 형성하도록 하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
종래에는 텅스텐을 게이트 금속으로 이용하는 경우 텅스텐이 직접 폴리실리콘층 상부에 증착되므로 텅스텐 실리사이드가 형성되어 표면 형상이 나빠지는 문제가 있었다. 이러한 문제점을 해결하기 위하여 도 1에 도시된 바와 같이 확산 방지막인 질화텅스텐막을 사용하는 것이 제안되었다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 게이트 전극을 도시한 단면도들이다. 도 1a 내지 도 1b를 참조하면, 종래 기술에 따른 반도체 소자의 게이트 전극은 반도체 기판(10) 상부에 게이트 산화막(20), 폴리실리콘층(30), 질화텅스텐막(40), 텅스텐막(50) 및 Si3N막(60)이 적층되어 형성된다. 이러한 구조는 후속 공정인 고온의 선택적 산화 공정에서 도 1b에 도시된 바와 같이 확산 방지막인 질화텅스텐막(40)과 폴리실리콘층(30)의 계면에 균일하지 못한 WSix, SiN, SiO2등의 절연막이 형성되어 RC 지연을 증가시키고 소자 특성을 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 폴리실리콘층과 질화텅스탠막의 계면에 안정되고 균일한 텅스텐 실리사이드를 형성함으로써, RC 지연을 방지하고 반도체 소자의 성능을 향상시키는 반도체 소자의 게이트 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 게이트 전극을 도시한 단면도.
도 2a 및 도 2g는 본 발명에 따른 반도체 소자의 게이트 전극을 도시한 단면도.
본 발명에 따른 게이트 전극 제조 방법은 반도체 기판 상부에 게이트 산화막 및 폴리실리콘층의 적층 구조를 형성하는 단계와, 상기 폴리실리콘층의 막질을 조밀하게 하는 단계와, 상기 폴리실리콘층 상부에 텅스텐과 질소의 비가 1보다 큰 질화텅스텐막을 형성하는 단계와, 열처리 공정을 수행하여 상기 폴리실리콘층과 상기 질화텅스텐막의 경계면에 텅스텐실리사이드막을 형성하는 단계와, 상기 질화텅스텐막 상부에 텅스텐막을 형성하는 단계 및 상기 텅스텐막 상부에 Si3N4막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2g는 본 발명에 따른 반도체 소자의 게이트 전극을 도시한 단면도이다.
도 2a 내지 도 2g를 참조하면, 반도체 기판(100) 상부에 게이트 산화막(110) 및 폴리실리콘층(120)의 적층 구조를 형성한 후 폴리실리콘층(120)의 막질을 조밀하게 하는 공정을 수행한다. 여기서, 폴리실리콘층(120)의 막질을 조밀하게 하는 공정은 불활성 기체 이온을 이용하여 폴리실리콘층(120)을 임팩트하거나, 질소 이온을 이용하여 폴리실리콘층(120)을 임팩트하거나, 100 내지 650℃에서 1분 내지 5분 동안 NH3플라즈마로 열처리 하는 공정인 것이 바람직하다. 또한 상기 공정들의 조합으로 수행될 수 있다. 이러한 공정으로 인하여 폴리실리콘층(120)의 표면은 조밀하고 균일하게 되어 막질이 개선되어 실리사이드의 핵생성 위치가 증가하게 된다.
다음에는, 폴리실리콘층(120) 상부에 텅스텐과 질소의 비가 1보다 큰, 즉 X > Y인 WXNY막(130)을 형성한다. 여기서, WXNY막(130)은 10 내지 500Å의 두께를 가지도록 100 내지 900℃의 온도에서 PVD 또는 CVD 공정을 이용하여 형성하는 것이 바람직하며, 텅스텐과 질소의 조성 비율은 각각 30 내지 99 atom% 및 1 내지 70atom%인 것이 바람직하다.
그 다음에, 열처리 공정을 수행하여 폴리실리콘층(120)과 WXNY막(130)의 경계면에 WSiZ막(140)을 형성한다. 여기서 상기 열처리 공정은 600 내지 850℃의 질소 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 질소 분위기하에서 30분간 급속 열처리하는 공정, 600 내지 850℃의 암모니아 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 암모니아 분위기하에서 30분간 열처리하는 공정, 600 내지 850℃의 질소 및 암모니아의 혼합 가스 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 질소 및 암모니아의 혼합 가스 분위기하에서 30분간 열처리하는 공정 및 이들의 조합인 중 선택된 어느 하나인 것이 바람직하다.
다음에는, WXNY막(140) 상부에 텅스텐막(150) 및 Si3N4막(160)을 순차적으로 형성한다. 여기서, 텅스텐막(150)은 500 내지 1500Å의 두께를 가지도록 100 내지 900℃에서 수행되는 PVD 또는 CVD 공정을 이용하여 형성한다.
그 다음에 선택적으로 산화막을 형성하여 상기 구조물의 측벽에 게이트 스페이서를 형성한다.
본 발명에 따른 반도체 소자의 게이트 제조 방법은 폴리실리콘층과 질화텅스탠막의 계면에 안정되고 균일한 텅스텐 실리사이드를 형성함으로써, RC 지연을 방지하고 반도체 소자의 성능을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 게이트 산화막 및 폴리실리콘층의 적층 구조를 형성하는 단계;상기 폴리실리콘층의 막질을 조밀하게 하는 단계;상기 폴리실리콘층 상부에 텅스텐과 질소의 비가 1보다 큰 질화텅스텐막을 형성하는 단계;열처리 공정을 수행하여 상기 폴리실리콘층과 상기 질화텅스텐막의 경계면에 텅스텐실리사이드막을 형성하는 단계;상기 질화텅스텐막 상부에 텅스텐막을 형성하는 단계; 및상기 텅스텐막 상부에 Si3N4막을 형성하는 단계;를 포함하는 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 폴리실리콘층의 막질을 조밀하게 하는 단계는 불활성 기체 이온을 이용하여 상기 폴리실리콘층을 임팩트하는 공정, 질소 이온을 이용하여 상기 폴리실리콘층을 임팩트하는 공정, 100 내지 650℃에서 1분 내지 5분 동안 NH3플라즈마로 열처리 하는 공정 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 질화텅스텐막을 형성하는 단계는 100 내지 900℃의 온도에서 수행되는 PVD 또는 CVD 공정인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 질화텅스텐막의 두께는 10 내지 500℃인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 질화텅스텐막의 텅스텐과 질소의 조성 비율은 각각 30 내지 99 atom% 및 1 내지 70 atom%인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 열처리 공정은 600 내지 850℃의 질소 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 질소 분위기하에서 30분간 급속 열처리하는 공정, 600 내지 850℃의 암모니아 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 암모니아 분위기하에서 30분간 열처리하는 공정, 600 내지 850℃의 질소 및 암모니아의 혼합 가스 분위기하에서 1 내지 5분간 급속 열처리하는 공정, 600 내지 850℃의 질소 및 암모니아의 혼합 가스 분위기하에서 30분간 열처리하는 공정 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 텅스텐막을 형성하는 단계는 100 내지 900℃에서 수행되는 PVD 또는 CVD 공정인 것을 특징으로 하는 게이트 전극 제조 방법.
- 제1항에 있어서,상기 텅스텐막의 두께는 500 내지 1500Å인 것을 특징으로 하는 게이트 전극 제조 방법.
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