KR20040048542A - 시험용 박막 패턴을 갖는 반도체 장치 - Google Patents

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이원석
박진규
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삼성전자주식회사
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Abstract

전기적 특성을 시험하기 위한 시험용 박막 패턴 구조물을 갖는 반도체 장치가 개시되어 있다. 상기 박막 패턴 구조물은 반도체 기판의 동일 영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴과, 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 포함한다. 이와 같이, 상기 시험용 박막 패턴 구조물을 동일 영역 상에 형성함으로서 상기 시험용 박막 패턴 구조물이 차지하는 면적을 줄일 수 있다.

Description

시험용 박막 패턴을 갖는 반도체 장치{semiconductor device having a pattern layer for electrical testing}
본 발명은 시험용 박막 패턴을 갖는 반도체 장치에 관한 것으로서, 전기적 특성을 시험하기 위한 시험용 박막 패턴 구조물을 갖는 반도체 장치에 관한 것이다.
최근, 반도체 장치는 고집적화 및 고속화를 요구하고 있다. 때문에, 상기 반도체 장치를 구성하고 있는 구조물들은 미세 패턴을 갖는다. 상기 반도체 장치를 구성하고 있는 구조물이 예로서는 금속 배선을 들 수 있다. 상기 금속 배선의 경우에도 그것의 넓이(width) 및 그것들 사이의 간격(space)이 현저하게 감소한 미세 패턴을 요구하고 있다. 따라서, 상기 금속 배선의 경우에도 미세 패턴의 요구를 만족시키기 위하여 다층 구조로 형성하고 있다.
하지만, 상기 금속 배선의 구조가 미세화 및 다층화로 발전됨에 따라 문제점 또한 계속적으로 발생하고 있다. 상기 금속 배선에서 발생하는 문제점의 예로서는 기생 저항, 기생 용량, 신호 지연 등의 발생을 들 수 있다. 따라서, 상기 금속 배선에서 발생하는 기생 저항, 기생 용량의 원인을 분석하고, 그것을 정확하게 해석하는 것이 필요하다. 그리고, 상기 금속 배선의 구조 및 공정 변화에 따른 특성 파악 또한 필요하다. 이에 따라, 상기 금속 배선과 동일한 구조를 갖는 시험용 패턴 구조물을 형성하고, 상기 시험용 패턴 구조물을 대상으로 시뮬레이션 및 측정을 통하여 상기 기생 용량, 기생 저항, 신호 지연 등과 같은 파라미터의 검증, 금속 배선 공정의 적합성 등을 분석 및 해석하고 있다. 그리고, 반도체 장치의 양산 과정에서도 상기 시험용 패턴 구조물을 적용하여 실제 공정에서 상기 금속 배선의 다층화 및 미세화가 끼치는 원인에 대해서도 철저하게 분석 및 해석을 실시하고 있다.
도 1은 종래의 시험용 박막 패턴 구조물을 갖는 반도체 장치를 개략적으로 나타낸다. 그리고, 도 1의 경우, 상기 시험용 박막 패턴 구조물의 하부에 형성되어 있는 구조물에 대해서는 생략한 구성을 나타낸다.
도 1을 참조하면, 반도체 기판(10) 상에 시험용 패턴 구조물(15)이 형성되어있다. 상기 시험용 패턴 구조물(15)은 제1시험용 박막 패턴(101), 제2시험용 박막 패턴(103), 제3시험용 박막 패턴(105) 및 제4시험용 박막 패턴(107)을 갖는다. 또한, 상기 시험용 패턴 구조물(15)은 상기 제1시험용 박막 패턴(101)을 상기 반도체 기판(10)과 연결시키는 제1신호 전달부(102), 상기 제2시험용 박막 패턴(103)을 상기 반도체 기판(10)과 연결시키는 제2신호 전달부(104), 상기 제3시험용 박막 패턴(105)을 상기 반도체 기판(10)과 연결시키는 제3신호 전달부(106) 및 상기 제4시험용 박막 패턴(107)을 상기 반도체 기판(10)과 연결시키는 제4신호 전달부(108)를 갖는다. 이때, 각각의 상기 신호 전달부(102, 104, 106, 108)는 상기 반도체 기판(10) 상에 형성되는 인버터(102a, 104a, 106a, 108a)와 상기 인버터(102a, 104a, 106a, 108a)와 각각의 시험용 박막 패턴(101, 103, 105, 107)을 연결하는 커넥터(102b, 104b, 106b, 108b)를 갖는다. 이에 따라, 상기 시험용 패턴 구조물(15)을 이용하여 그것의 전기적 특성을 측정한다.
그러나, 종래의 시험용 패턴 구조물(15)의 경우, 시험용 박막 패턴(101, 103, 105, 107) 각각은 반도체 기판(10)의 서로 다른 영역 상에 형성된다. 예를 들면, 상기 제1시험용 박막 패턴(101)은 반도체 기판(10)의 제1영역 상에 형성되고, 상기 제2시험용 박막 패턴(103)은 반도체 기판(10)의 제2영역 상에 형성되고, 상기 제3시험용 박막 패턴(105)은 반도체 기판(10)의 제3영역 상에 형성되고, 상기 제4시험용 박막 패턴(107)은 반도체 기판(10)의 제4영역 상에 형성된다. 따라서, 상기 시험용 패턴 구조물(15)은 반도체 기판(10)의 넓은 면적을 차지하게 된다. 이는, 미세 패턴을 요구하는 반도체 장치에 적합하지 않다.
위에서는 단지 4층을 갖는 시험용 패턴 구조물을 예로 들었지만, 10층 이상을 갖는 시험용 패턴 구조물의 형성 또한 가능하기 때문이다. 즉, 다층 구조의 시험용 패턴 구조물의 형성을 위한 면적을 별도로 확보하는 것이 최근의 반도체 장치의 제조에서는 매우 어렵다. 특히, 반도체 기판의 스크라이브 라인(scribe line)에 상기 다층 구조의 시험용 패턴 구조물의 형성을 위한 영역을 확보하는 것은 더욱 더 어렵다. 또한, 상기 시험용 패턴 구조물이 넓은 면적에 분포하기 때문에 측정의 균일성을 담보하는 것이 용이하지 않다.
따라서, 종래의 시험용 패턴 구조물은 반도체 기판의 넓은 면적을 차지하고, 측정에 따른 균일성을 담보하는 것이 용이하지 않기 때문에 미세 패턴을 요구하는 반도체 장치의 제조에서 이를 적용하는 것은 적합하지 않다.
본 발명의 제1목적은, 반도체 기판의 동일 영역 상에 다층의 시험용 패턴 구조물을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 제2목적은, 반도체 기판의 최소 면적을 차지하는 영역 상에 다층의 시험용 패턴 구조물을 갖는 반도체 장치를 제공하는데 있다.
도 1은 종래의 시험용 박막 패턴 구조물을 갖는 반도체 장치를 나타내는 개략적인 구성도이다.
도 2는 본 발명의 실시예 1에 따른 시험용 박막 패턴 구조물을 갖는 반도체 장치를 나타내는 개략적인 구성도이다.
도 3은 본 발명의 실시예 2에 따른 시험용 박막 패턴 구조물을 갖는 반도체 장치를 나타내는 개략적인 구성도이다.
도 4는 본 발명의 실시예 2에 따른 시험용 박막 패턴 구조물을 갖는 반도체 장치를 나타내는 개략적인 단면도이다.
상기 제1목적을 달성하기 위한 본 발명은, 반도체 기판의 동일 영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴; 및 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 포함한다.
상기 제2목적을 달성하기 위한 본 발명은, 제1영역과 제2영역을 갖는 반도체 기판과, 상기 제1영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴과 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 갖는 제1시험용 박막 패턴 구조물; 및 상기 제2영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴과 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 갖는 제2시험용 박막 패턴 구조물을 포함하되, 상기 제1시험용 박막 패턴 구조물의 박막 패턴과 상기 제2시험용 박막 패턴 구조물의 박막 패턴은 서로 엇갈리게 교대로 적층함으로서 서로 다른 층에 형성된다.
본 발명에 의하면, 동일 영역 또는 최소한의 면적을 차지하는 영역 상에 시험용 패턴 구조물을 형성할 수 있다. 이에 따라, 상기 시험용 패턴 구조물이 차지하는 면적을 현저하게 줄일 수 있다. 또한, 상기 시험용 패턴 구조물이 차지하는 면적이 좁기 때문에 측정에 따른 균일성을 보다 용이하게 담보할 수 있다. 따라서, 상기 시험용 패턴 구조물의 경우 미세 패턴을 갖는 반도체 장치에 용이하게 적용할 수 있다.
이하, 본 발명의 시험용 패턴 구조물을 갖는 반도체 장치에 대하여 설명하기로 한다.
상기 시험용 박막 패턴 구조물은 순차적으로 적층되는 박막 패턴들을 갖는다. 즉, 상기 시험용 박막 패턴 구조물은 반도체 기판의 동일 영역 상에 순차적으로 적층되는 적어도 두 개의 박막 패턴을 갖는 것이다. 예를 들면, 반도체 기판의동일 영역 상에 순차적으로 적층되는 8층의 박막 패턴을 갖는 시험용 박막 패턴 구조물, 반도체 기판의 동일 영역 상에 순차적으로 적층되는 10층의 박막 패턴을 갖는 시험용 박막 패턴 구조물 등을 들 수 있다.
또한, 상기 시험용 박막 패턴 구조물은 상기 박막 패턴 각각을 상기 반도체 기판과 연결시키는 신호 전달부를 갖는다. 여기서, 상기 신호 전달부는 상기 박막 패턴 각각을 연결하기 때문에 상기 박막 패턴과 동일한 개수를 갖는다. 즉, 8층의 박막 패턴을 갖는 시험용 박막 패턴 구조물인 경우 8개의 신호 전달부를 갖는 것이다.
실시예 1에서는 반도체 기판의 동일 영역 상에 두 개의 박막 패턴을 갖는 시험용 박막 패턴 구조물에 대해서 설명한다.
실시예 1
도 2는 본 발명의 실시예 1에 따른 시험용 박막 패턴 구조물을 갖는 반도체 장치를 개략적으로 나타낸다.
도 2를 참조하면, 반도체 기판(10)의 동일 영역 상에 시험용 박막 패턴 구조물(25)이 형성되어 있다. 그리고, 도 2는 상기 시험용 박막 패턴 구조물(25)을 나타낸 것으로서, 상기 시험용 박막 패턴 구조물(25)의 하부에 형성되어 있는 구조물에 대해서는 생략한다. 여기서, 생략한 구조물의 예로서는 층간 절연막, 비트 라인, 트렌지스터 등을 들 수 있다.
상기 시험용 박막 패턴 구조물(25)은 제1박막 패턴(201) 및 상기 제1박막 패턴(201) 상에 형성되는 제2박막 패턴(203)을 갖는다. 여기서, 제1박막 패턴(201)및 제2박막 패턴(203)은 전기적 특성에 대한 측정 및 분석을 실시하기 때문에 금속 배선들인 것이 바람직하다. 상기 시험용 박막 패턴 구조물(25)은 상기 제1박막 패턴(201)을 상기 반도체 기판(20)과 연결시키는 제1신호 전달부(202) 및 상기 제2박막 패턴(203)을 상기 반도체 기판(20)과 연결시키는 제2신호 전달부(204)를 갖는다. 상기 제1신호 전달부(202)는 상기 반도체 기판(20)에 형성되는 제1인버터(202a)와 상기 제1인버터(202a)와 상기 제1박막 패턴(201)을 연결하는 제1커넥터(202b)를 갖고, 상기 제2신호 전달부(204)는 상기 반도체 기판(20)에 형성되는 제2인버터(204a)와 상기 제2인버터(204a)와 상기 제2박막 패턴(203)을 연결하는 제2커넥터(204b)를 갖는다. 여기서, 상기 커넥터들(202b, 204b)은 수직 구성을 갖는 것으로서, 반도체 장치의 구조에서 파악할 경우 상기 커넥터들(202b, 204b)은 비아홀을 연결하는 비아 패턴인 것을 바람직하다.
이때, 상기 시험용 박막 패턴 구조물(25)은 반도체 기판(20)의 스크라이브 라인 상에 형성되는 것이 바람직하다. 이는, 상기 시험용 박막 패턴 구조물(25)이 실제의 반도체 장치의 구조물로 이용되는 것이 아니라 측정 및 분석에 이용되기 때문이다.
그리고, 상기 시험용 박막 패턴 구조물(25)은 상기 제1박막 패턴(201)과 상기 제2박막 패턴(203) 사이에 제1차폐 박막(211)을 갖는다. 이에 따라, 상기 제1차폐 박막(211)에 의해 상기 제1박막 패턴(203)과 상기 제2박막 패턴(203) 사이를 전기적으로 차폐시키는 것이다. 이는, 상기 제1박막 패턴(201)의 전기적 특성을 측정할 때 상기 제2박막 패턴(203)이 상기 제1박막 패턴(201)에 끼치는 영향을 최소화하기 위함이다. 그리고, 상기 제2박막 패턴(203) 상에도 제2차폐 박막(213)을 더 형성할 수도 있다. 이는, 상기 제2박막 패턴(203) 상에 형성되는 구조물이 상기 제2박막 패턴(203)에 전기적으로 영향을 끼칠 수 있기 때문이다.
이와 같이, 실시예 1의 시험용 박막 패턴 구조물(25)은 제1박막 패턴(201), 제2박막 패턴(203), 제1신호 전달부(202), 제2신호 전달부(204) 및 차폐 박막들(211, 213)을 갖는다. 이에 따라, 상기 시험용 박막 패턴 구조물(25)을 사용하여 각각의 박막 패턴(201, 203)이 반도체 장치에 끼치는 전기적 특성을 측정 및 분석한다.
이때, 실시예 1의 시험용 박막 패턴 구조물(25)은 반도체 기판(20)의 동일 영역 상에 형성되기 때문에 협소한 면적에서도 그것의 형성이 가능하다. 따라서, 상기 시험용 박막 패턴 구조물(25)은 반도체 기판(20)의 좁은 면적을 차지한다. 예들 들어, 상기 시험용 박막 패턴 구조물이 10층의 박막 패턴을 가질 경우, 종래의 시험용 박막 패턴 구조물이 차지하는 면적의 10% 정도만을 차지한다. 때문에, 상기 시험용 박막 패턴 구조물(25)의 경우 미세 패턴을 요구하는 반도체 장치에서도 적극적으로 적용할 수 있다.
또한, 경우에 따라서는 상기 차폐 박막들(211, 213)을 생략할 수도 있다. 즉, 상기 제1박막 패턴(201) 및 제2박막 패턴(203)이 서로 전기적으로 영향을 끼치지 않을 경우 또는 제2박막 패턴(203) 상의 구조물이 상기 제2박막 패턴(203)에 전기적으로 영향을 끼치지 않을 경우 상기 차폐 박막들(211, 213)을 생략해도 충분히 사용이 가능하기 때문이다.
그리고, 상기 실시예 1의 시험용 박막 패턴 구조물(25)은 반도체 장치의 금속 배선을 형성하는 공정과 동일한 공정을 수행할 때 형성할 수 있다. 즉, 스크라이브 라인까지 연장된 공정을 실시함으로서 상기 시험용 박막 패턴 구조물(25)을 형성할 수 있는 것이다.
실시예 2에서는 반도체 기판의 최소 영역 즉, 제1영역 상에 두 개의 박막 패턴을 갖고, 제2영역 상에 두 개의 박막 패턴을 갖는 시험용 박막 패턴 구조물에 대해서 설명한다. 실시예 2의 경우에도 각각 두 개의 박막 패턴을 갖는 시험용 박막 패턴 구조물에 대해서 설명하지만, 경우에 따라서는 더 많은 박막 패턴을 갖는 시험용 박막 패턴 구조물의 적용이 가능하다.
실시예 2
도 3 및 도 4는 본 발명의 실시예 2에 따른 시험용 박막 패턴 구조물을 갖는 반도체 장치를 개략적으로 나타낸다.
도 3 및 도 4를 참조하면, 반도체 기판(30)은 제1영역과 제2영역을 갖는다. 여기서, 상기 제1영역 및 제2영역은 인접한 영역인 것이 바람직하다. 그리고, 상기 반도체 기판(30)의 제1영역 및 제2영역 상에는 시험용 박막 패턴 구조물(35)을 갖는다. 그리고, 도 3 및 도 4에서는 상기 시험용 박막 패턴 구조물(35)의 하부에 형성되어 있는 구조물에 대해서는 생략한다. 여기서, 생략한 구조물의 예로서는 층간 절연막, 비트 라인, 트렌지스터 등을 들 수 있다.
상기 시험용 박막 패턴 구조물(35)은 상기 반도체 기판(30)의 제1영역 상에 제1박막 패턴(301) 및 상기 제1박막 패턴(301) 상에 형성되는 제2박막 패턴(303)을갖는다. 그리고, 상기 제1박막 패턴(301)을 상기 반도체 기판(30)과 연결시키는 제1신호 전달부(302) 및 상기 제2박막 패턴(303)을 상기 반도체 기판(30)과 연결시키는 제2신호 전달부(304)를 갖는다. 상기 제1신호 전달부(302)는 상기 반도체 기판(30)에 형성되는 제1인버터(302a)와 상기 제1인버터(302a)와 상기 제1박막 패턴(301)을 연결하는 제1커넥터(302b)를 갖고, 상기 제2신호 전달부(304)는 상기 반도체 기판(30)에 형성되는 제2인버터(304a)와 상기 제2인버터(304a)와 상기 제2박막 패턴(303)을 연결하는 제2커넥터(304b)를 갖는다.
또한, 상기 시험용 박막 패턴 구조물(25)은 상기 반도체 기판(30)의 제2영역 상에 제3박막 패턴(305) 및 상기 제3박막 패턴(305) 상에 형성되는 제4박막 패턴(307)을 갖는다. 그리고, 상기 제3박막 패턴(305)을 상기 반도체 기판(30)과 연결시키는 제3신호 전달부(306) 및 상기 제4박막 패턴(307)을 상기 반도체 기판(30)과 연결시키는 제4신호 전달부(308)를 갖는다. 상기 제3신호 전달부(306)는 상기 반도체 기판(30)에 형성되는 제3인버터(306a)와 상기 제3인버터(306a)와 상기 제3박막 패턴(305)을 연결하는 제3커넥터(306b)를 갖고, 상기 제4신호 전달부(308)는 상기 반도체 기판(30)에 형성되는 제4인버터(308a)와 상기 제4인버터(308a)와 상기 제4박막 패턴(307)을 연결하는 제4커넥터(308b)를 갖는다.
여기서, 실시예 1과 마찬가지로, 실시예 2의 상기 제1박막 패턴(301), 제2박막 패턴(303), 제3박막 패턴(305) 및 제4박막 패턴(307)은 전기적 특성에 대한 측정 및 분석을 실시하기 때문에 금속 배선들인 것이 바람직하다. 또한, 상기 커넥터들(302b, 304b, 306b, 308b)은 수직 구성을 갖는 것으로서, 반도체 장치의 구조에서 파악할 경우 상기 커넥터들(302b, 304b, 306b, 308b)은 비아홀을 연결하는 비아 패턴인 것을 바람직하다. 그리고, 상기 시험용 박막 패턴 구조물(35)은 반도체 기판(30)의 스크라이브 라인 상에 형성되는 것이 바람직하다. 이는, 상기 시험용 박막 패턴 구조물(35)이 실제의 반도체 장치의 구조물로 이용되는 것이 아니라 측정 및 분석에 이용되기 때문이다.
상기 시험용 박막 패턴 구조물(35)은 상기 제1박막 패턴(301)과 상기 제2박막 패턴(303) 사이에 제1차폐 박막(311)을 갖는다. 이에 따라, 상기 제1차폐 박막(311)에 의해 상기 제1박막 패턴(301)과 상기 제2박막 패턴(303) 사이를 전기적으로 차폐시키는 것이다. 이는, 상기 제1박막 패턴(301)의 전기적 특성을 측정할 때 상기 제2박막 패턴(303)이 상기 제1박막 패턴(301)에 끼치는 영향을 최소화하기 위함이다. 그리고, 상기 제2박막 패턴(303) 상에도 제2차폐 박막(313)을 더 형성할 수도 있다. 이는, 상기 제2박막 패턴(303) 상에 형성되는 구조물이 상기 제2박막 패턴(303)에 전기적으로 영향을 끼칠 수 있기 때문이다. 또한, 상기 시험용 박막 패턴 구조물(35)은 상기 제3박막 패턴(305)과 상기 제4박막 패턴(307) 사이에 제3차폐 박막(317)을 갖는다. 이에 따라, 상기 제3차폐 박막(317)에 의해 상기 제3박막 패턴(305)과 상기 제4박막 패턴(307) 사이를 전기적으로 차폐시키는 것이다. 이는, 상기 제3박막 패턴(305)의 전기적 특성을 측정할 때 상기 제4박막 패턴(307)이 상기 제3박막 패턴(305)에 끼치는 영향을 최소화하기 위함이다. 그리고, 상기 반도체 기판(30)과 상기 제3박막 패턴(305) 사이에도 제4차폐 박막(315)을 더 형성할 수도 있다.
여기서, 도 4에 도시된 바와 같이, 반도체 기판(30)의 제1영역 및 제2영역에 형성되는 시험용 박막 패턴 구조물(35)은 박막 패턴들(301, 303, 305, 307)과 차폐 패턴들(311, 313, 315, 317)이 서로 나란하게 구성을 갖도록 형성되는 것이 바람직하다. 즉, 제1영역의 제1박막 패턴(301)과 제2영역의 제4차폐 박막(315)이 동일한 층에 형성되고, 제2영역의 제3박막 패턴(305)과 제1영역의 제1차폐 박막(311)이 동일한 층에 형성되고, 제1영역의 제2박막 패턴(303)과 제2영역의 제3차폐 박막(317)이 동일한 층에 형성되고, 제2영역의 제4박막 패턴(307)과 제1영역의 제2차폐 박막(313)이 동일한 층에 형성되는 것이다.
이와 같이, 실시예 2의 시험용 박막 패턴 구조물(35)은 제1박막 패턴(301), 제2박막 패턴(303), 제3박막 패턴(305), 제4박막 패턴(307), 제1신호 전달부(302), 제2신호 전달부(304), 제3신호 전달부(306), 제4신호 전달부(308) 및 차폐 박막들(311, 313, 315, 317)을 갖는다. 이에 따라, 상기 시험용 박막 패턴 구조물(35)을 사용하여 각각의 박막 패턴(301, 303, 305, 307)이 반도체 장치에 끼치는 전기적 특성을 측정 및 분석한다.
이때, 실시예 2의 시험용 박막 패턴 구조물(35)은 반도체 기판(30)의 최소한의 영역 상에 형성되기 때문에 협소한 면적에서도 그것의 형성이 가능하다. 따라서, 상기 시험용 박막 패턴 구조물(35)은 반도체 기판(30)의 좁은 면적을 차지한다. 예들 들어, 상기 시험용 박막 패턴 구조물(35)이 10층의 박막 패턴을 가질 경우, 두 개의 영역에 나누어서 형성할 수 있기 때문에 종래의 시험용 박막 패턴 구조물이 차지하는 면적의 20% 정도만을 차지한다. 때문에, 상기 시험용 박막 패턴구조물(35)의 경우 미세 패턴을 요구하는 반도체 장치에서도 적극적으로 적용할 수 있다.
또한, 경우에 따라서는 상기 차폐 박막들(311, 313, 315, 317)을 생략할 수도 있다. 즉, 상기 박막 패턴들 사이가 서로 전기적으로 영향을 끼치지 않을 경우에 상기 차폐 박막들을 생략해도 충분히 사용이 가능하다.
그리고, 상기 실시예 2의 시험용 박막 패턴 구조(35)은 반도체 장치의 금속 배선을 형성하는 공정과 동일한 공정을 수행할 때 형성할 수 있다. 즉, 스크라이브 라인까지 연장된 공정을 실시함으로서 상기 시험용 박막 패턴 구조물(35)을 형성할 수 있는 것이다.
본 발명에 의하면, 시험용 박막 패턴 구조물이 차지하는 면적을 최소한으로 확보할 수 있다. 따라서, 미세 패턴을 요구하는 최근의 반도체 장치의 제조에 상기 시험용 박막 패턴 구조물을 적극적으로 적용할 수 있다. 즉, 상기 시험용 박막 패턴 구조물이 반도체 기판 상에 최소한의 면적을 차지하기 때문이다. 또한, 협소한 면적 상에 시험용 박막 패턴 구조물을 형성함으로서 측정에 따른 균일도를 충분히 담보할 수 있다. 이는, 상기 측정을 위한 면적이 거의 동일한 영역이기 때문이다.
따라서, 본 발명의 시험용 박막 패턴 구조물을 반도체 장치에 적용할 경우 미세 패턴의 형성에 영향을 끼치지 않고, 또한 그것의 측정 및 분석의 효율을 높일 수 있다. 때문에 반도체 장치의 제조에 따른 신뢰도 및 생산성이 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판의 동일 영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴; 및
    상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 포함하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 박막 패턴은 반도체 장치의 전기적 특성을 시험하기 위한 금속 배선인 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 신호 전달부는 상기 기판에 형성되는 적어도 두 개의 인버터와 상기 적어도 두 개의 인버터 각각과 상기 적어도 두 개의 박막 패턴 각각을 연결하기 위한 커넥터를 포함하는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 박막 패턴과 상기 신호 전달부는 상기 반도체 기판의 스크라이브 라인 상에 형성되는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  5. 제1항에 있어서, 상기 박막 패턴 각각의 사이에는 상기 박막 패턴 각각을 서로 차폐시키기 위한 차폐 박막이 더 형성되어 있는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  6. 제1영역과 제2영역을 갖는 반도체 기판;
    상기 제1영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴과 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 갖는 제1시험용 박막 패턴 구조물; 및
    상기 제2영역 상에 순차적으로 적층되어 있는 적어도 두 개의 박막 패턴과 상기 박막 패턴 각각을 상기 반도체 기판과 연결시킴으로서 상기 박막 패턴 각각에 시험을 위한 신호를 전달하는 신호 전달부를 갖는 제2시험용 박막 패턴 구조물을 포함하되,
    상기 제1시험용 박막 패턴 구조물의 박막 패턴과 상기 제2시험용 박막 패턴 구조물의 박막 패턴은 서로 엇갈리게 교대로 적층함으로서 서로 다른 층에 형성되는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  7. 제6항에 있어서, 상기 제2영역은 상기 제1영역과 인접해 있는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  8. 제6항에 있어서, 상기 제1영역과 제2영역은 상기 반도체 기판의 스크라이브 라인에 있는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
  9. 제6항에 있어서, 상기 제1박막 패턴 구조물의 박막 패턴 각각의 사이 및 상기 제2박막 패턴 구조물의 박막 패턴 각각의 사이에는 상기 박막 패턴 각각을 서로 차폐시키기 위한 차폐 박막이 더 형성되어 있는 것을 특징으로 하는 시험용 박막 패턴 구조물을 갖는 반도체 장치.
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