KR20200073363A - 컨택저항 측정용 반도체 패키지 및 이를 이용한 컨택저항 측정방법 - Google Patents

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Abstract

컨택저항 측정용 반도체 패키지는, 패키지 기판과, 패키지 기판 위에 실장되는 반도체 칩과, 반도체 칩을 둘러싸도록 패키지 기판 위에 배치되는 몰딩재와, 그리고 패키지 기판의 측면 및 몰딩재 위에 배치되는 전자기 간섭 차폐층을 포함한다. 상기 패키지 기판은, 상호 반대되는 제1 면 및 제2 면을 갖는 기판바디와, 제1 영역에서 기판바디의 제1 면 위에 배치되어 전자기 간섭 차폐층과 컨택되는 제1 내지 제4 상부 배선층패턴들과, 그리고 제2 영역에 배치되는 패턴저항 측정용 배선구조를 포함한다.

Description

컨택저항 측정용 반도체 패키지 및 이를 이용한 컨택저항 측정방법{Semiconductor package for measuring contact resistance and method of measuring contact resistance using the semiconductor package}
본 개시의 여러 실시예들은, 일반적으로 반도체 패키지에 관한 것으로서, 보다 상세하게는 컨택저항 측정용 반도체 패키지 및 이를 이용한 컨택저항 측정방법에 관한 것이다.
전자기 간섭은 EMI(Electromanetic interference)라고 불리는데, 전자 회로부터 불필요하게 방사(RE: Radiated Emission), 또는 전도(CE: Conducted Emission)되는 전자기 신호에 의해 발생한다. 전자기 간섭은 인접한 다른 소자의 동작을 방해하여 회로의 전체적인 성능을 저하시키고 오동작을 야기시킨다. 이와 같은 전자기 간섭 현상을 억제하고 차단하기 위해서는 회로 및 시스템에서 발생하는 고주파 신호의 발생 자체를 억제하고, 또한 발생된 잡음이 공간이나 도선을 타고 이동하는 경로를 차폐하여야 한다. 반도체 패키지의 경우, 내부의 칩에서 발생되거나 외부로부터 전파되는 고주파 잡음을 차폐하기 위해, 전자기 간섭 차폐층을 반도체 패키지의 상부면 및 측면을 둘러싸도록 배치시키는 구조를 채택하고 있다.
본 출원이 해결하고자 하는 과제는, 전자기 간섭 차폐층과 배선층패턴 사이의 컨택저항을 정밀하게 측정할 수 있는 컨택저항 측정용 반도체 패키지를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 이와 같은 컨택저항 측정용 반도체 패키지를 이용하여 전자기 간섭 차폐층과 배선층패턴 사이의 컨택저항을 측정하는 방법을 제공하는 것이다.
본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지는, 패키지 기판과, 패키지 기판 위에 실장되는 반도체 칩과, 반도체 칩을 둘러싸도록 패키지 기판 위에 배치되는 몰딩재와, 그리고 패키지 기판의 측면 및 몰딩재 위에 배치되는 전자기 간섭 차폐층을 포함한다. 상기 패키지 기판은, 상호 반대되는 제1 면 및 제2 면을 갖는 기판바디와, 제1 영역에서 상기 기판바디의 제1 면 위에 배치되어 전자기 간섭 차폐층과 컨택되는 제1 내지 제4 상부 배선층패턴들과, 그리고 제2 영역에 배치되는 패턴저항 측정용 배선구조를 포함한다.
본 개시의 일 예에 따른 컨택저항 측정방법은, 패키지 기판과, 패키지 기판 위에 실장되는 반도체 칩과, 반도체 칩을 둘러싸도록 패키지 기판 위에 배치되는 몰딩재와, 그리고 패키지 기판의 측면 및 몰딩재 위에 배치되는 전자기 간섭 차폐층을 포함하되, 상기 패키지 기판은, 상호 반대되는 제1 면 및 제2 면을 갖는 기판바디와, 제1 영역에서 상기 기판바디의 제1 면 위에 배치되어 전자기 간섭 차폐층과 컨택되는 제1 내지 제4 상부 배선층패턴들과, 그리고 제2 영역에 배치되는 패턴저항 측정용 배선구조를 포함하는 반도체 패키지를 이용한 컨택저항 측정방법에 있어서, 제2 상부 배선층패턴 및 제3 상부 배선층패턴에 대한 2 와이어 프루빙 기법으로 제2 및 제3 상부 배선층패턴의 자체 저항값과, 제2 및 제3 상부 배선층패턴의 단부 사이에 배치되는 이너 전자기 간섭 차폐층의 저항값과, 그리고 이너 전자기 간섭 차폐층의 컨택저항값의 총 합을 측정하는 제1 단계와, 제1 내지 제4 상부 배선층패턴에 대한 4 와이어 프루빙 기법으로 이너 전자기 간섭 차폐층의 저항값을 측정하는 제2 단계와, 패턴저항 측정용 배선구조를 이용하여 제2 및 제3 상부 배선층패턴의 자체 저항값을 계산하는 제3 단계와, 그리고 제1 단계에서 측정된 값에 제2 단계 및 제3 단계에서 획득한 값들을 차감하여 제2 및 제3 상부 배선층패턴과 이너 전자기 간섭 차폐층의 컨택저항값을 계산하는 단계를 포함한다.
여러 실시예들에 따르면, 전자기 간섭 차폐층과 배선층패턴 사이의 컨택저항을 직접적인 측정 과정을 통해 정밀하게 측정할 수 있는 컨택저항 측정용 반도체 패키지를 제공할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지의 개략적인 단면 구조를 나타내 보인 도면이다.
도 2 및 도 3은 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지의 제1 영역에서의 상부 배선층패턴 구조 및 하부 배선층패턴 구조의 일 예를 나타내 보인 레이아웃도들이다.
도 4는 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지의 제2 영역에서의 패턴저항 측정용 배선구조의 단면구조의 일 예를 나타내 보인 도면이다.
도 5는 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지의 제2 영역에서의 패턴저항 측정용 배선구조의 레이아웃 구조의 일 예를 나타내 보인 도면이다.
도 6 내지 도 13은 본 개시의 일 예에 따른 컨택저항 측정 방법을 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
반도체 패키지 제조 과정에서, 일반적으로 전자기 간섭 차폐층은 몰딩 공정이 수행된 후에 형성된다. 즉 칩을 패키지 기판에 부착시키고 칩을 덮는 몰딩층을 형성한 후에 몰딩층 위와 패키지 기판 측면 위에 전자기 간섭 차폐층이 배치되도록 한다. 전자기 간섭 차폐층은, 그라운드 신호 경로, 예컨대 패키지 기판 내에서 그라운드에 연결되도록 구성되는 배선층패턴과 전기적으로 연결되어야 한다. 이를 위해 전자기 간섭 차폐층은 배선층패턴의 일 단부와 물리적으로 컨택될 필요가 있다. 이 경우 전자기 간섭 차폐층과 배선층패턴 사이의 컨택저항은 전자기 간섭 차폐층의 차폐 능력에 큰 영향을 끼친다. 따라서 전자기 간섭 차폐층을 형성한 후, 전자기 간섭 차폐층과 배선층패턴 사이의 컨택저항을 측정하여, 컨택저항이 원하는 범위 내에 속하는지 여부를 파악할 필요가 있다.
본 출원의 여러 실시예들에서는 2 와이어 프루빙(2 wire probing) 기법 및 4 와이어 프루빙(4 wire probing) 기법을 적용하여, 기판에서 전자기 간섭 차폐층과 접촉되는 그라운드 배선들 각각의 컨택저항을 직접 측정할 수 있도록 할 수 있는 컨택저항 측정용 반도체 패키지를 제공한다.
도 1은 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지(100)의 개략적인 단면 구조를 나타내 보인 도면이다. 그리고 도 2는 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지(100)의 패키지 기판(110) 중 제1 영역(110A)에서의 상부 배선층패턴들 및 비아들 구조를 나타내 보인 레이아웃도이고, 도 3은 본 패키지 기판(110) 중 제1 영역(110A)에서의 하부 배선층패턴들 및 비아들 구조의 일 예를 나타내 보인 레이아웃도들이다. 상부 배선층패턴들과 하부 배선층패턴들 사이의 연결 관계를 위해, 도 3에서 상부 배선층패턴들은 점선으로 도시하였다. 먼저 도 1을 참조하면, 본 예에 따른 컨택저항 측정용 반도체 패키지(100)는, 패키지 기판(110), 칩(120), 몰딩재(130), 및 전자기 간섭 차폐층(140)을 포함하여 구성될 수 있다. 패키지 기판(110)의 상부면 및 하부면 위에는 각각 상부 솔더레지스트층(151) 및 하부 솔더레지스트층(152)이 배치될 수 있다. 칩(120)은 패키지 기판(110) 위에 배치된다. 비록 도면에 나타내지는 않았지만, 칩(120)은, 와이어(wire) 또는 범프(bump) 등과 같은 연결수단을 통해, 패키지 기판(110) 내의 배선층패턴들과 전기적으로 연결될 수 있다. 몰딩재(130)는 패키지 기판(110) 위에서 칩(120)을 둘러싸도록 배치된다. 패키지 기판(110) 측면은 몰딩재(130)에 가려지지 않고 노출된다. 전자기 간섭 차폐층(140)은, 패키지 기판(110)의 노출 측면과 몰딩재(130)의 측면 및 상부면 위에 배치된다.
패키지 기판(110)은, 절연층으로 구성되는 기판바디(111) 및 기판바디(111) 상부 및 하부에 각각 배치되는 배선층패턴들(171, 174)을 포함할 수 있다. 패키지 기판(110)은 단층 배선 구조을 갖지만, 이는 단지 하나의 예시일 뿐이다. 패키지 기판(110)은, 다층으로 배선한 다층보드(MLB; Multi Layered Board) 구조를 가질 수 있으며, 이 경우 패키지 기판(110)은, 서로 다른 수직 레벨인 복수의 레벨들 각각에 각 레벨의 배선층패턴들이 배치될 수 있다. 패키지 기판(110)은, 제1 영역(110A) 및 제2 영역(110B)을 포함할 수 있다. 일 예에서 제1 영역(110A)은, 평면 구조상에서 패키지 기판(110)의 가장자리 부분을 포함할 수 있다. 제2 영역(110B)은 제1 영역(110A)으로 둘러싸일 수 있다. 본 예에서 제1 영역(110A)은, 전자기 간섭 차폐층(140)에 컨택되는 배선층패턴들이 배치되는 영역으로 정의할 수 있다. 제2 영역(110B)은, 전자기 간섭 차폐층(140)에 컨택되는 배선층패턴의 자체 저항을 측정하기 위한 추가 배선층패턴들 구조가 배치되는 영역으로 정의할 수 있다. 도 1의 단면 구조에서, 제2 영역(110B)에 배치되는 추가 배선층패턴들 구조의 도시는 생략되었다.
제1 영역(110A)에서, 기판바디(111)의 제1 면 위에는 상부 배선층패턴(171)이 배치되고, 기판바디(111)의 제2 면 위에는 하부 배선층패턴(174)이 배치된다. 일 예에서, 기판바디(111)의 제1 면 및 제2 면은, 각각 상호 반대되는 기판바디(111)의 상부면 및 하부면일 수 있다. 일 예에서 상부 배선층패턴(171) 및 하부 배선층패턴(174)은, 전도성이 높은 구리(Cu), 니켈(Ni) 등의 금속층패턴으로 구성될 수 있다. 상부 배선층패턴(171)의 한쪽 단부의 측면은 전자기 간섭 차폐층(140)과 직접 접촉된다. 일 예에서 상부 배선층패턴(171)은, 기판바디(111)를 수직방향으로 관통하는 비아(181)를 통해 하부 배선층패턴(174)에 전기적으로 연결될 수 있다. 도면에 나타내지는 않았지만, 다른 예에서 상부 배선층패턴(171) 및 하부 배선층패턴(174)은, 복수개의 비아들의 연결 구조를 통해 전기적으로 연결될 수도 있다. 하부 배선층패턴(174)의 일 표면은, 하부 솔더레지스트층(152)이 갖는 개구부(154)에 의해 노출된다. 도면에 나타내지는 않았지만, 하부 솔더레지스트층(152)이 갖는 개구부(154)에는, 솔더볼과 같은 접속수단이 배치될 수 있으며, 하부 배선층패턴(174)은 접속수단을 통해 외부와 전기적으로 연결될 수 있다.
도 2에 나타낸 바와 같이, 기판바디(111)의 상부면 위에 제1 내지 제6 상부 배선층패턴 그룹들(201-206)이 배치될 수 있다. 본 예에서는 기판바디(111)의 상부면 위에 6개의 제1 내지 제6 상부 배선층패턴 그룹(201-206)이 배치되었으나, 패키지의 크기나 측정 정밀도에 따라서 상부 배선층패턴 그룹들의 개수는 다양하게 조절될 수 있다. 제1 내지 제6 상부 배선층패턴 그룹들(201-206) 각각은 4개의 상부 배선층패턴들을 포함할 수 있다. 예컨대 도 2의 하단에 위치한 제1 상부 배선층패턴 그룹(201)은 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4)을 포함할 수 있다. 도면에서 참조부호 "A"로 나타낸 바와 같이, 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각의 한쪽 단부는, 기판바디(111)의 측면까지 연장된다. 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각의 반대쪽 단부는 제1 내지 제4 비아들(181-1, 181-2, 181-3, 181-4) 각각과 연결된다. 제1 상부 배선층패턴 그룹(201)의 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각의 한쪽 단부는, 기판바디(111)의 측면을 따라 서로 인접하도록 배치된다. 도 1의 단면 구조에 나타낸 바와 같이, 기판바디(111)의 측면까지 연장된 제1 상부 배선층패턴 그룹(201)의 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각의 단부는 상부 솔더레지스트층(도 1의 151)에 가려지지 않고 노출된다. 이 노출되는 측면들은 전자기 간섭 차폐층(도 1의 140)과 접촉된다.
마찬가지로 제2 내지 제6 상부 배선층패턴 그룹들(202-206) 각각도 4개의 상부 배선층패턴들을 포함할 수 있다. 제2 내지 제6 상부 배선층패턴 그룹들(202-206) 각각을 구성하는 상부 배선층패턴들 각각의 한쪽 단부 측면도 기판바디(111)의 측면에서 노출되며, 이 노출 측면은 전자기 간섭 차폐층(도 1의 140)과 접촉된다. 제2 내지 제6 상부 배선층패턴 그룹들(202-206) 각각을 구성하는 상부 배선층패턴들 각각의 반대쪽 단부는 비아와 연결될 수 있다. 본 예에서 제1 내지 제6 상부 배선층패턴 그룹들(201-206) 각각은 4개의 상부 배선층패턴들로 구성되지만, 이는 단지 하나의 예시로서, 4개보다 많을 수도 있다. 일 예에서 상부 배선층패턴들 각각의 두께, 길이, 및 폭은 동일할 수 있다.
도 3에 나타낸 바와 같이, 기판바디(111)의 하부면 위에는 적어도 4개의 제1 내지 제4 하부 배선층패턴들(174-1, 174-2, 174-3, 174-4)이 배치된다. 도 3에서는 모든 상부 배선층패턴들 각각에 연결되는 비아 및 하부 배선층패턴을 모두 도시되어 있다. 그러나, 점선으로 나타낸 상부 배선층패턴들이 모두 실질적으로 동일한 저항값을 갖는 경우, 제1 내지 제6 상부 배선층패턴 그룹들(201-206) 중 어느 하나의 상부 배선층패턴 구룹을 구성하는 상부 배선층패턴들에 연결되는 비아들 및 하부 배선층패턴들을 제외한 나머지는 생략될 수도 있다. 이 경우 제1 내지 제4 하부 배선층패턴들(174-1, 174-2, 174-3, 174-4)은, 각각 제1 내지 제6 상부 배선층패턴 그룹들(201-206) 중 어느 하나의 그룹에 속하는 상부 배선층패턴들과 비아(도 1의 181)를 통해 전기적으로 상호 연결된다. 예컨대 제1 내지 제4 하부 배선층패턴들(174-1, 174-2, 174-3, 174-4)은, 각각 제1 내지 제4 비아들(181-1, 181-2, 181-3, 181-4) 각각을 통해 제1 상부 배선층패턴 그룹(201)의 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각과 전기적으로 연결된다. 비록 도 3에서 하부 솔더레지스트층(도 1의 152)의 도시는 생략되었지만, 도 1을 참조하여 설명한 바와 같이, 하부 배선층패턴들 각각의 일부 표면은, 하부 솔더 레지스트층(도 1의 152)이 갖는 개구부에 의해 노출되며, 이 노출 표면에는 외부와의 신호 전송을 위한 접속수단, 예컨대 솔더볼이 배치될 수 있다.
본 예에 따른 컨택저항 측정용 반도체 패키지(100)에 따르면, 제1 내지 제6 상부 배선층패턴 그룹들(201-206) 각각이 4개의 상부 배선층패턴들로 구성되고, 하나의 상부 배선층패턴 그룹을 구성하는 4개의 상부 배선층패턴들이 패키지 기판(110)의 동일 측면에서 전자기 간섭 차폐층(140)과 순차적으로 접촉된다. 이에 따라 2 와이어 프루빙(2 wire probing) 기법을 이용한 저항 측정과, 4 와이어 프루빙(4 wire probing) 기법을 이용한 저항 측정이 가능하다. 2 와이어 프루빙 기법 및 4 와이어 프루빙 기법을 적용하기 위해서, 제1 상부 배선층패턴 그룹(201)의 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각과 외부 사이의 신호 전송은, 제1 내지 제4 비아들(181-1, 181-2, 181-3, 181-4) 및 제1 내지 제4 하부 배선층패턴들(174-1, 174-2, 174-3, 174-4)을 통해 독립적으로 이루어진다. 이와 같은 저항 측정을 통해 컨택저항을 측정하는 과정에 대해서는 아래에서 상세하게 설명하기로 한다.
도 4는 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지(100)의 패키지 기판(110) 중 제2 영역(110B)에서의 패턴저항 측정용 배선구조의 단면구조의 일 예를 나타내 보인 도면이다. 도 4를 참조하면, 패키지 기판(110)의 제2 영역(110B)의 기판바디(111) 상부면 위에는 제1 및 제2 추가 상부 배선층패턴(311, 312) 및 연결패턴(411)이 배치된다. 제2 영역(110B)의 기판바디(111) 하부면 위에는 제1 내지 제4 추가 하부 배선층패턴(341, 342, 343, 344)이 배치된다. 제1 내지 제4 추가 하부 배선층패턴(341, 342, 343, 344)은, 하부 솔더레지스트층(152)이 갖는 개구부(191, 192, 193, 194)에 의해 외부로 노출된다. 도면에 나타내지는 않았지만, 하부 솔더레지스트층(152)이 갖는 개구부에는, 솔더볼과 같은 접속수단이 배치될 수 있다. 이 접속수단을 통해, 제1 내지 제4 추가 하부 배선층패턴(341, 342, 343, 344)은, 각각 외부와 전기적으로 연결될 수 있다.
연결패턴(411)은, 제1 추가 상부 배선층패턴(311) 및 제2 추가 상부 배선층패턴(312) 사이에 배치된다. 즉 연결패턴(411)의 한쪽 측면은 제1 추가 상부 배선층패턴(311)의 한쪽 측면과 접촉되고, 연결패턴(411)의 다른쪽 측면은 제2 추가 상부 배선층패턴(312)이 한쪽 측면과 접촉된다. 제1 추가 상부 배선층패턴(331)은 제1 추가 비아(501)를 통해 제1 추가 하부 배선층패턴(341)과 전기적으로 연결된다. 제1 추가 비아(501)의 상부면은, 제1 추가 상부 배선층패턴(311)의 제1 단부의 하부면과 접한다. 여기서 제1 추가 상부 배선층패턴(311)의 제1 단부는, 제1 추가 상부 배선층패턴(311)의 양 단부들 중 연결패턴(411)과 접하는 단부의 반대 단부로 정의될 수 있다.
연결패턴(411)은, 제2 추가 비아(502) 및 제3 추가 비아(503)를 통해 각각 제2 추가 하부 배선층패턴(342) 및 제3 추가 하부 배선층패턴(343)과 전기적으로 연결된다. 제2 추가 비아(502)의 상부면은 연결패턴(411)의 제1 단부의 하부면에 접하고, 제3 추가 비아(503)의 상부면은 연결패턴(411)의 제2 단부의 하부면에 접한다. 여기서 연결패턴(411)의 제1 단부 및 제2 단부는, 각각 제1 추가 상부 배선층패턴(311) 및 제2 추가 상부 배선층패턴(312)과 접하는 단부로 정의될 수 있다. 일 예에서 연결패턴(411)의 두께 및 폭은, 패키지 기판(110)의 제1 영역(도 1의 110A)의 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4) 각각의 두께 및 폭과 실질적으로 동일할 수 있다.
제1 추가 상부 배선층패턴(311), 제2 추가 상부 배선층패턴(312), 및 연결패턴(411)과 외부 사이의 신호 전송은, 서로 독립적으로 이루어질 수 있다. 구체적으로 제1 추가 상부 배선층패턴(311)의 일 단부로 제1 추가 하부 배선층패턴(341) 및 제1 추가 비아(501)를 통해 외부로부터의 신호가 독립적으로 전송될 수 있다. 제2 추가 상부 배선층패턴(312)의 일 단부로 제4 추가 하부 배선층패턴(344) 및 제4 추가 비아(504)를 통해 외부로부터의 신호가 독립적으로 전송될 수있다. 그리고 연결패턴(411)의 양 단부들로 제2 추가 하부 배선층패턴(342) 및 제2 추가 비아(502)와, 제3 추가 하부 배선층패턴(343) 및 제3 추가 비아(503)를 통해 외부로부터의 신호가 독립적으로 전송될 수 있다.
도 5는 본 개시의 일 예에 따른 컨택저항 측정용 반도체 패키지(도 1의 100)의 패키지 기판(110)의 제2 영역(110B)에서의 패턴저항 측정용 배선의 레이아웃의 일 예를 나타내 보인 투시도이다. 도 5에서 도 4와 동일한 참조부호는 동일한 구성요소를 나타낸다. 설명의 용이를 위해, 도 5에는 제1 및 제2 추가 상부 배선층패턴(311, 312) 및 제1 내지 제4 추가 하부 배선층패턴(341, 342, 343, 344)이 모두 도시되어 있다. 실제로는 도 4를 참조하여 설명한 바와 같이, 제1 및 제2 추가 상부 배선층패턴(311, 312)은 기판바디(111)의 상부면 위에 배치되고, 제1 내지 제4 추가 하부 배선층패턴(341, 342, 343, 344)은 기판바디(111)의 하부면 위에 배치된다.
도 5를 참조하면, 패키지 기판(110)의 제2 영역(110B)에서 제1 추가 상부 배선층패턴(311) 및 제2 추가 상부 배선층패턴(312)은 연결패턴(411)에 의해 상호 연결된다. 제1 추가 배선층패턴(311)의 단부는, 제1 추가 비아(501)를 통해 제1 추가 하부 배선층패턴(341)과 전기적으로 연결된다. 연결패턴(411)의 양 단부들은, 각각 제2 추가 비아(502) 및 제3 추가 비아(503)를 통해 제2 추가 하부 배선층패턴(342) 및 제3 추가 하부 배선층패턴(343)과 전기적으로 연결된다. 제2 추가 상부 배선층패턴(312)의 일 단부는, 제4 추가 비아(504)를 통해 제1 추가 하부 배선층패턴(344)과 전기적으로 연결된다.
이하에서는 도 6 내지 도 14를 참조하면서 본 개시의 일 예에 따른 컨택저항 측정 방법을 설명하기로 한다.
도 6은 본 개시의 일 예에 따른 컨택저항 측정 방법을 위한 제1 단계 과정을 설명하기 위해 나타내 보인 도면이다.도 6에 나타낸 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)은, 설명의 편의를 위해 직선 형상으로 도시되어 있지만, 도 2에 나타낸 제1 상부 배선층패턴 그룹(201)의 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)과 동일하다. 본 예에서 전자기 간섭 차폐층(140)의 일부, 구체적으로 제2 상부 배선층패턴(171-2)의 일 단부와 접촉하는 제1 단부(140-1A)와 제3 상부 배선층패턴(171-3)의 일 단부와 접축하는 제2 단부(140-1B)를 갖는 부분을 "이너(inner) 전자기 간섭 차폐층(140-1)"으로 명명하기로 한다. 이너 전자기 간섭 차폐층(140-1)의 제1 단부는, 제2 상부 배선층패턴(171-2)의 양 측면들 중 바깥쪽 측면(171-2B)과 정렬된다. 이너 전자기 간섭 차폐층(140-1)의 제2 단부는, 제3 상부 배선층패턴(171-3)의 양 측면들 중 바깥쪽 측면(171-3B)과 정렬된다. 제2 상부 배선층패턴(171-2)의 바깥쪽 측면(171-2B) 및 제3 상부 배선층패턴(171-3)의 바깥쪽 측면(171-3B)는, 각각 상호 대향하는 제3 상부 배선층패턴(171-3)의 안쪽 측면(171-2A) 및 제3 상부 배선층패턴(171-3)의 안쪽 측면(171-3A)과 반대되는 측면으로 정의될 수 있다.
도 6에 나타낸 바와 같이, 본 예에 따른 컨택저항 측정용 반도체 패키지(도 1의 100)의 패키지 기판(110)의 제1 영역(110A)에 배치되는 제2 및 제3 상부 배선층패턴들(171-2, 171-3)에 대해 2 와이어 프루빙(2 wire probing) 기법을 사용한 측정을 수행한다. 이 측정에 의해, 제2 및 제3 상부 배선층패턴(171-2, 171-3)의 자체 저항값과, 이너 전자기 간섭 차폐층(140-1)의 저항값과, 그리고 제2 및 제3 배선층패턴들(171-2, 171-3) 각각과 이너 전자기 간섭 차폐층(140-1)의 컨택저항값이 모두 합쳐진 값이 측정된다. 구체적으로, 외부로부터 제2 상부 배선층패턴(171-2)에 포지티브 전류/전압(+I/V)이 인가되도록 한다. 그리고 제3 상부 배선층패턴(171-3)에는 외부로부터 네가티브 전류/전압(-I/V)이 인가되도록 한다. 이와 같은 전류/전압 인가에 의해, 도면에서 화살표로 나타낸 바와 같이, 제2 상부 배선층패턴(171-2)으로 흘러 들어가는 전류는 이너 전자기 간섭 차폐층(140-1)을 거쳐 제3 상부 배선층패턴(171-3)으로 흘러 나온다. 도면에서 제2 배선층패턴(171-2) 및 제3 배선층패턴(171-3)으로의 전류/전압 인가 통로인 비아(도 3의 181-2, 181-3) 및 하부 배선층패턴(174-2, 174-3)은 생략되었다. 제2 및 제3 비아(도 3의 181-2, 181-3)와, 제2 및 제3 하부 배선층패턴(174-2, 174-3)이 갖는 자체 저항값의 크기는, 제2 및 제3 상부 배선층패턴(171-2, 171-3)이 갖는 자체 저항값 및 이너 전자기 간섭 차폐층(140-1)이 갖는 자체 저항값의 크기에 비해 매우 작으며, 이에 따라 본 예에서는 비아 및 하부 배선층패턴이 갖는 자체 저항값은 무시하기로 한다. 일 예에서 전류/전압의 인가는 외부의 전류원 및 전압원을 이용하여 수행할 수 있다.
도 7은 도 6에서 제2 상부 배선층패턴(171-2)의 단부 및 제3 상부 배선층패턴(171-3)의 단부 사이에 저항측정기(Ohmmeter)(401)를 배치했을 때를 나타낸 등가회로의 도면이다. 도 6을 참조하여 설명한 바와 같은 전류/전압 인가에 의해, 저항측정기(401) 양단으로 제2 배선층패턴(171-2)의 저항(Rwire2), 제2 배선층패턴(171-2)과 전자기 간섭 차폐층(140-1)의 제1 컨택저항(Rc2), 이너 전자기 간섭 차폐층(140-1)의 저항(Rsubject), 제3 배선층패턴(171-3)과 전자기 간섭 차폐층(140-1)의 제2 컨택저항(Rc3), 및 제3 배선층패턴(171-3)의 저항(Rwire3)이 직렬로 연결되는 등가회로가 구성된다. 따라서 저항측정기에는, 위 저항들(Rwire2, Rc1, Rsubject, Rc2, Rwire3) 각각이 갖는 저항값들의 총 합(Rtotal1_1)이 계측된다.
도 8은 본 개시의 일 예에 따른 컨택저항 측정을 위한 제2 단계 과정을 설명하기 위해 나타내 보인 도면이다. 도 8을 참조하면, 컨택저항 측정용 반도체 패키지(도 1의 100)의 패키지 기판(110)의 제1 영역(110A)에 배치되는 제1 내지 제4 상부 배선층패턴들(171-1, 171-2, 171-3, 171-4)에 대해 4 와이어 프루빙(4 wire probing) 기법을 이용한 측정을 수행한다. 이 측정에 의해 이너 전자기 간섭 차폐층(140-1)의 저항값이 측정될 수 있다. 구체적으로, 제1 상부 배선층패턴(171-1) 및 제4 상부 배선층패턴(171-4)에 각각 포지티브 전류(+I) 및 네가티브 전류(-I)가 흐르도록 해준다. 그리고 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)에 각각 포지티브 전압(+V) 및 네가티브 전압(-V)을 인가시킨다. 일 예에서 포지티브 전류(+I) 및 네가티브 전류(-I)는, 제1 상부 배선층패턴(171-1) 및 제4 상부 배선층패턴(171-4) 사이에 전류원을 연결함으로써 흐르도록 할 수 있다. 또한 포지티브 전압(+V) 및 네가티브 전압(-V)의 인가는, 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3) 사이에 전압원을 연결함으로써 수행될 수 있다.
도 9는 도 8에서 제1 상부 배선층패턴(171-1)의 단부 및 제4 상부 배선층패턴(171-4)의 단부 사이에 전류원(402)을 배치시키고, 제2 상부 배선층패턴(171-2)의 단부 및 제3 상부 배선층패턴(171-3)의 단부 사이에 전압원(403)을 배치했을 때를 나타낸 등가회로의 도면이다. 도 9에 나타낸 바와 같이, 전류원(402)의 양 단자들은, 각각 제1 상부 배선층패턴(171-1)의 저항(Rwire1)의 일 단자 및 제4 상부 배선층패턴(171-4)의 저항(Rwire4)의 일 단자에 연결된다. 제1 상부 배선층패턴(171-1)의 저항(Rwire1)은 제1 컨택저항(Rc1)에 연결된다. 제1 컨택저항(Rc1)은, 제1 상부 배선층패턴(171-1) 및 전자기 간섭 차폐층(140) 사이의 컨택저항을 나타낸다. 유사하게 제4 상부 배선층패턴(171-4)의 저항(Rwire4)은 제4 컨택저항(Rc4)에 연결된다. 제4 컨택저항(Rc4)은, 제4 상부 배선층패턴(171-4) 및 전자기 간섭 차폐층(140) 사이의 컨택저항을 나타낸다. 본 예에 따른 컨택저항 측정 방법에서, 전자기 간섭 차폐층(140) 중 이너 전자기 간섭 차폐층(140-1) 외의 부분에 대한 저항값은 관련이 없으므로, 도 9에서 전자기 간섭 차폐층(140)의 이너 전자기 간섭 차폐층(140-1) 외의 부분에서의 저항의 도시는 생략되었다.
전압원(403)의 양 단자들은, 각각 제2 상부 배선층패턴(171-2)의 저항(Rwire2)의 일 단자 및 제3 상부 배선층패턴(171-3)의 저항(Rwire3)의 일 단자에 연결된다. 제2 상부 배선층패턴(171-2)의 저항(Rwire2)의 다른 단자 및 제3 상부 배선층패턴(171-3)의 저항(Rwire3)의 다른 단자는, 각각 제2 컨택저항(Rc2) 및 제3 컨택저항(Rc3)을 통해 이너 전자기 간섭 차폐층(140-1)의 저항(Rsubject)의 양 단자들(B, C)에 연결된다. 이와 같이 구성되는 등가회로에서 전압원(403)이 갖는 무한대에 가까운 저항으로 인해, 전류원(402)으로부터 흐르는 전류는 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)으로 분지되지 않으며, 이에 따라 이너 전자기 간섭 차폐층(140-1)이 갖는 저항(Rsubject)에 흐르는 전류량은 전류원(402)으로부터 공급되는 전류량과 동일하다. 이너 전자기 간섭 차폐층(140-1)의 양 단자들(B, C) 사이에는 전압원(403)으로부터의 전압이 인가된다. 이에 따라 전압원(403)에 의해 인가되는 전압의 크기를 전류원(402)으로부터 공급되는 전류량으로 나누면, 이너 전자기 간섭 차폐층(140-1)이 갖는 저항(Rsubject)의 값이 계산된다.
지금까지 설명한 바와같이, 컨택저항 측정을 위한 제1 단계 과정 및 제2 단계 과정을 통해, 제2 상부 배선층패턴(171-2)의 단부와 제3 상부 배선층패턴(171-3)의 단부 사이의 전체 저항값(Rtotal1_1)과, 이너 전자기 간섭 차폐층(140-1)의 저항값(Rsubject)을 얻을 수 있다. 이에 따라 제2 상부 배선층패턴(171-2)의 저항값(Rwire2) 및 제3 상부 배선층패턴(171-3)의 저항값(Rwire3)을 알면, 상부 배선층패턴 및 전자기 간섭 차폐층 사이의 컨택저항값을 계산할 수 있다. 제2 상부 배선층패턴(171-2)의 저항값(Rwire2) 및 제3 상부 배선층패턴(171-3)의 저항값(Rwire3)은, 컨택저항 측정용 반도체 패키지(도 1의 100)의 패키지 기판(110)의 제2 영역(110B)에 배치되는 추가 배선 구조를 이용한 제3 단계 과정을 이용하여 얻을 수 있다.
도 10 및 도 11은 본 개시의 일 예에 따른 컨택저항 측정을 위한 제3 단계 과정을 설명하기 위해 나타내 보인 도면들이다. 그리고 도 12는 제3 단계 과정에 의해 도출되는 저항값을 설명하기 위해 나타내 보인 도면이다. 구체적으로 도 10은 도 6의 패키지 기판(110)의 제2 영역(110B)에서의 패턴저항 측정용 배선의 단면구조에 인가되는 전압 및 전류 조건을 설명하기 위해 나타내 보인 단면도이다. 그리고 도 11은 도 5의 패키지 기판(110)의 제2 영역(110B)에서의 패턴저항 측정용 배선의 레이아웃 구조에 인가되는 전압 및 전류 조건을 설명하기 위해 나타내 보인 레이아웃도이다.
도 10 및 도 11을 참조하면, 제1 추가 하부 배선층패턴(341) 및 제4 추가 하부 배선층패턴(344) 사이에 외부의 전류원(404)을 연결시킨다. 일 예에서 전류원(404)의 극성은, 제1 추가 하부 배선층패턴(341)으로 전류가 흘러 들어가고, 제4 추가 하부 배선층패턴(344)으로 전류가 흘러 나오도록 설정한다. 이 상태에서 제2 추가 하부 배선층패턴(342) 및 제3 추가 하부 배선층패턴(343) 사이에 외부의 전압원(405)을 연결시킨다. 일 예에서 전압원(405)의 극성은, 제2 추가 하부 배선층패턴(342)에 포지티브 전압이 인가되고, 제3 추가 하부 배선층패턴(343)에 네가티브 전압이 인가되도록 설정한다. 전압원(405)이 갖는 무한대에 가까운 저항으로 인해 전류원(404)으로부터 흐르는 전류는, 제2 추가 비아(502) 및 제3 추가 비아(503)로 분지되지 못하고, 제1 추가 하부 배선층패턴(341), 제1 추가 비아(501), 제1 추가 상부 배선층패턴(311), 연결패턴(411), 제2 추가 상부 배선층패턴(312), 제4 추가 비아(504), 및 제4 추가 하부 배선층패턴(344)의 경로로 흐른다. 이에 따라 연결패턴(411)을 통해 흐르는 전류량은, 전류원(404)에 의해 흐르는 전류량과 동일하다. 연결패턴(411)의 양 단자들 사이에는 전압원(405)에 의해 인가되는 전압이 인가된다. 따라서 전압원(405)에 의해 인가되는 전압의 크기를 전류원(404)에 의해 흐르는 전류량으로 나누면, 도 12에 나타낸 바와 같이, 연결패턴(411)이 갖는 저항값(Rsubject')이 계산된다.
패키지 기판(도 1의 110)의 제2 영역(110B)에 배치되는 연결패턴(411)의 두께 및 폭이, 패키지 기판(도 1의 110)의 제1 영역(110A)에 배치되는 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)의 두께 및 폭과 실질적으로 동일하므로, 연결패턴(411)의 길이가 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)의 길이와 실질적으로 동일한 경우, 본 단계에서 측정된 연결패턴(411)의 저항값(Rsubjcet')은 제2 상부 배선층패턴(171-2)이 갖는 저항값(Rwire2) 및 제3 상부 배선층패턴(171-3)이 갖는 저항값(Rwire3)과 실질적으로 동일해진다. 한편 연결패턴(411)의 길이가 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)의 길이와 다를 경우, 연결패턴(411)의 저항값(Rsubject')을 연결패턴(411)의 길이로 나누어서, 연결패턴(411)의 단위길이당 저항값을 계산한다. 그리고 계산된 연결패턴(411)의 단위길이당 저항값은, 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)의 단위길이당 저항값과 실질적으로 같다. 따라서 연결패턴(411) 단위길이당 저항값을 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3))의 길이와 곱함으로써, 제2 상부 배선층패턴(171-2)이 갖는 저항값(Rwire2) 및 제3 상부 배선층패턴(171-3)이 갖는 저항값(Rwire3)의 합(Rwire2+Rwire3)을 계산할 수 있다.
도 13은 본 개시의 일 예에 따른 컨택저항 측정 방법에서의 제1 내지 제3 단계 과정을 통해 컨택저항을 계산하는 과정을 설명하기 위해 나타내 보인 도면이다. 도 13을 참조하면, 제1 단계 과정에서 패키지 기판(도 1의 110)의 제1 영역(110A)에 배치되는 제2 상부 배선층패턴(171-2) 및 제3 상부 배선층패턴(171-3)에 대한 2 와이어 프루빙(2 wire probing) 기법을 사용한 측정을 통해, 제2 및 제3 상부 배선층패턴들(171-2, 171-3)의 저항값(Rwire2, Rwire3)과, 이너 전자기 간섭 차폐층(140-1)의 저항값(Rsubject)과, 그리고 제2 및 제3 상부 배선층패턴들(171-2, 171-3) 각각과 이너 전자기 간섭 차폐층(140)의 컨택저항값(Rc1, Rc2)의 총 합(Rwire2+Rwire3+Rsubject+Rc1+Rc2)이 얻어진다. 제2 단계 과정에서는 패키지 기판(도 1의 110)의 제1 영역(110A)에 배치되는 제1 내지 제4 상부 배선층패턴(171-1, 171-2, 171-3, 171-4)에 대한 4 와이어 프루빙(4 wire probing) 기법을 사용한 측정을 통해, 이너 전자기 간섭 차폐층(140-1)의 저항값(Rsubject)이 얻어진다. 또한 제3 단계 과정에서는, 패키지 기판(도 1의 110)의 제2 영역(110B)에서의 패턴저항 측정용 배선구조를 이용하여, 제2 상부 배선층패턴(171-2)의 저항값(Rwire2) 및 제3 상부 배선층패턴(171-3)의 저항값(Rwire3)을 계산할 수 있다. 이와 같이 제1 단계 과정에서 얻어진 총 합에서 제2 단계 과정에서 얻어진 전자기 간섭 차폐층(140-1)의 저항값(Rsubject) 및 제3 단계 과정에서 얻어진 제2 및 제3 상부 배선층패턴들(171-2, 171-3)의 저항값의 합(Rwire2+Rwire3)을 차감하면, 최종적으로 제2 및 제3 상부 배선층패턴들(171-2, 171-3) 각각의 단부와 이너 전자기 간섭 차폐층(140-1) 사이의 컨택저항값(Rc1+Rc2)이 계산된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...컨택저항 측정용 반도체 패키지
110...패키지 기판 111...기판 바디
110A...제1 영역 110B...제2 영역
120...반도체 칩 130...몰딩재
140...전자기 간섭 차폐층 151...상부 솔더레지스트층
152...하부 솔더레지스트층 171...상부 배선층패턴
171-1, 171-2, 171-3, 171-4...제1 내지 제4 상부 배선층패턴
174...하부 배선층패턴
174-1, 174-2, 174-3, 174-4...제1 내지 제4 하부 배선층패턴
181, 181-1, 181-2, 181-3, 181-4...비아
201-206...제1 내지 제6 상부 배선층패턴 그룹
311, 312...제1 및 제2 추가 상부 배선층패턴
341, 342, 343, 344...제1 내지 제4 추가 하부 배선층패턴
411...연결패턴
501, 502, 503, 504...제1 내지 제4 추가 비아

Claims (19)

  1. 패키지 기판;
    상기 패키지 기판 위에 실장되는 반도체 칩;
    상기 반도체 칩을 둘러싸도록 상기 패키지 기판 위에 배치되는 몰딩재; 및
    상기 패키지 기판의 측면 및 몰딩재 위에 배치되는 전자기 간섭 차폐층을 포함하되,
    상기 패키지 기판은,
    상호 반대되는 제1 면 및 제2 면을 갖는 기판바디와,
    제1 영역에서 상기 기판바디의 제1 면 위에 배치되어 상기 전자기 간섭 차폐층과 컨택되는 제1 내지 제4 상부 배선층패턴들과, 그리고
    제2 영역에 배치되는 패턴저항 측정용 배선구조를 포함하는 컨택저항 측정용 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 영역은 상기 패키지 기판의 가장자리 부분을 포함하고, 상기 제2 영역은 상기 제1 영역에 의해 둘러싸이는 컨택저항 측정용 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 내지 제4 상부 배선층패턴들은, 상기 기판바디의 측면에서 상기 전자기 간섭 차폐층과 컨택되도록 배치되는 컨택저항 측정용 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판바디의 제2 면 위에 배치되어 상기 제1 내지 제4 상부 배선층패턴들 각각의 일단에 비아를 통해 연결되는 제1 내지 제4 하부 배선층패턴들을 더 포함하는 컨택저항 측정용 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 내지 제4 상부 배선층패턴들 및 상기 제1 내지 제4 하부 배선층패턴들 사이의 연결은, 접속수단을 통해 상기 제1 내지 제4 상부 배선층패턴들 및 외부 사이의 신호 전송이 독립적으로 이루어지도록 구성되는 컨택저항 측정용 반도체 패키지.
  6. 제1항에 있어서, 상기 패턴저항 측정용 배선구조는,
    상기 기판바디의 제1 면 위에 배치되는 제1 및 제2 추가 상부 배선층패턴; 및
    상기 제1 및 제2 추가 상부 배선층패턴 사이에 배치되는 연결패턴을 포함하는 컨택저항 측정용 반도체 패키지.
  7. 제6항에 있어서,
    상기 연결패턴은, 상기 제1 내지 제4 상부 배선층패턴들 각각과 동일한 두께 및 폭을 갖는 컨택저항 측정용 반도체 패키지.
  8. 제7항에 있어서,
    상기 연결패턴은, 상기 제1 내지 제4 상부 배선층패턴들 각각과 동일한 길이를 갖는 컨택저항 측정용 반도체 패키지.
  9. 제6항에 있어서,
    상기 제1 추가 상부 배선층패턴, 제2 추가 상부 배선층패턴, 및 연결패턴은 외부로부터 독립적으로 신호가 전송되도록 구성되는 컨택저항 측정용 반도체 패키지.
  10. 제9항에 있어서,
    상기 기판바디의 제2 면 위에서 상기 제1 추가 상부 배선층패턴의 일 단부와 제1 추가 비아를 통해 연결되는 제1 추가 하부 배선층패턴;
    상기 기판바디의 제2 면 위에서 상기 연결패턴의 일 단부와 제2 추가 비아를 통해 연결되는 제2 추가 하부 배선층패턴;
    상기 기판바디의 제2 면 위에서 상기 연결패턴의 타 단부와 제3 추가 비아를 통해 연결되는 제3 추가 하부 배선층패턴; 및
    상기 기판바디의 제2 면 위에서 상기 제2 추가 상부 배선층패턴의 일 단부와 제4 추가 비아를 통해 연결되는 제4 추가 하부 배선층패턴을 더 포함하는 컨택저항 측정용 반도체 패키지.
  11. 패키지 기판과, 상기 패키지 기판 위에 실장되는 반도체 칩과, 상기 반도체 칩을 둘러싸도록 상기 패키지 기판 위에 배치되는 몰딩재와, 그리고 상기 패키지 기판의 측면 및 몰딩재 위에 배치되는 전자기 간섭 차폐층을 포함하되, 상기 패키지 기판은, 상호 반대되는 제1 면 및 제2 면을 갖는 기판바디와, 제1 영역에서 상기 기판바디의 제1 면 위에 배치되어 상기 전자기 간섭 차폐층과 컨택되는 제1 내지 제4 상부 배선층패턴들과, 그리고 제2 영역에 배치되는 패턴저항 측정용 배선구조를 포함하는 반도체 패키지를 이용한 컨택저항 측정방법에 있어서,
    상기 제2 상부 배선층패턴 및 제3 상부 배선층패턴에 대한 2 와이어 프루빙 기법으로 상기 제2 및 제3 상부 배선층패턴의 자체 저항값과, 상기 제2 및 제3 상부 배선층패턴의 단부 사이에 배치되는 이너 전자기 간섭 차폐층의 저항값과, 그리고 상기 제2 및 제3 상부 배선층패턴과 상기 이너 전자기 간섭 차폐층의 컨택저항값의 총 합을 측정하는 제1 단계;
    상기 제1 내지 제4 상부 배선층패턴에 대한 4 와이어 프루빙 기법으로 상기 이너 전자기 간섭 차폐층의 저항값을 측정하는 제2 단계;
    상기 패턴저항 측정용 배선구조를 이용하여 상기 제2 및 제3 상부 배선층패턴의 자체 저항값을 계산하는 제3 단계; 및
    상기 제1 단계에서 측정된 값에 상기 제2 단계 및 제3 단계에서 얻은 값들을 차감하여 상기 제2 및 제3 상부 배선층패턴과 상기 이너 전자기 간섭 차폐층의 컨택저항값을 계산하는 단계를 포함하는 컨택저항 측정방법.
  12. 제11항에 있어서, 상기 제1 단계는,
    상기 제2 상부 배선층패턴에 포지티브 전류/전압을 인가하고,
    상기 제3 상부 배선층패턴에 네가티브 전류/전압을 인가하며, 그리고
    상기 제2 상부 배선층패턴 및 제3 상부 배선층패턴 사이에 저항 측정기를 연결하여 수행하는 컨택저항 측정방법.
  13. 제11항에 있어서, 상기 제2 단계는,
    상기 제1 상부 배선층패턴 및 제4 상부 배선층패턴 사이에 전류원을 배치시키고, 그리고
    상기 제2 상부 배선층패턴 및 제3 상부 배선층패턴 사이에 전압원을 배치시켜 수행하는 컨택저항 측정방법.
  14. 제11항에 있어서, 상기 패턴저항 측정용 배선구조는,
    상기 기판바디의 제1 면 위에 배치되는 제1 및 제2 추가 상부 배선층패턴; 및
    상기 제1 및 제2 추가 상부 배선층패턴 사이에 배치되는 연결패턴을 포함하는 컨택저항 측정방법.
  15. 제14항에 있어서,
    상기 연결패턴은, 상기 제1 내지 제4 상부 배선층패턴들 각각과 동일한 두께 및 폭을 갖는 컨택저항 측정방법.
  16. 제15항에 있어서,
    상기 연결패턴은, 상기 제1 내지 제4 상부 배선층패턴들 각각과 동일한 길이를 갖는 컨택저항 측정방법.
  17. 제16항에 있어서,
    상기 기판바디의 제2 면 위에서 상기 제1 추가 상부 배선층패턴의 일 단부와 제1 추가 비아를 통해 연결되는 제1 추가 하부 배선층패턴;
    상기 기판바디의 제2 면 위에서 상기 연결패턴의 일 단부와 제2 추가 비아를 통해 연결되는 제2 추가 하부 배선층패턴;
    상기 기판바디의 제2 면 위에서 상기 연결패턴의 타 단부와 제3 추가 비아를 통해 연결되는 제3 추가 하부 배선층패턴; 및
    상기 기판바디의 제2 면 위에서 상기 제2 추가 상부 배선층패턴의 일 단부와 제4 추가 비아를 통해 연결되는 제4 추가 하부 배선층패턴을 더 포함하는 컨택저항 측정방법.
  18. 제17항에 있어서, 상기 제3 단계는,
    상기 제1 추가 합부 배선층패턴 및 제4 추가 하부 배선층패턴 사이에 전류원을 배치시키고, 그리고
    상기 제2 추가 하부 배선층패턴 및 제3 추가 하부 배선층패턴 사이에 전압원을 배치시켜 상기 연결패턴의 저항값을 계산하여 수행하는 컨택저항 측정방법.
  19. 제18항에 있어서
    상기 연결패턴의 저항값을 상기 제2 및 제3 상부 배선층패턴의 자체 저항값으로 사용하는 컨택저항 측정방법.
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