KR20040045927A - 픽셀 데이터 처리 장치 및 방법 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 수직 신호 처리 회로는 버퍼 및 다위상 필터를 포함하며, 제 1 동작 모드에서 픽셀 데이터에 대해 수직 피킹 및 수직 스케일링을 동시에 처리하도록 구성된다. 제 1 동작의 수직 피킹 및 스케일링 모드에서, 일실시예는 제 1 레이트로 픽셀 데이터를 수신하고, 라인 버퍼 내에서 상기 데이터를 순환시키고, 상기 순환된 데이터를, 피킹 필터 계수와 스케일링 다위상 필터 계수를 컨볼빙(convolving)함으로써 유도된 계수로 구성된 다위상 필터를 통해 필터링하고, 처리된 픽셀 데이터를 저장을 위해 제 2의 상이한 픽셀 레이트로 제공하는 것을 포함한다.

Description

픽셀 데이터 처리 장치 및 방법{POLYPHASE FILTER COMBINING VERTICAL PEAKING AND SCALING IN PIXEL-PROCESSING ARRANGEMENT}
마이크로프로세서 및 디지털 신호 처리기를 포함하는 컴퓨터 구성은 광범위한 애플리케이션에 대해 설계되어 왔으며, 실제로 모든 산업에 이용되어 왔다. 여러 가지 이유로, 이들 중 많은 애플리케이션들이 비디오 데이터 처리와 관련되며 최소 수준의 전력 소비 및 소형화를 요구해왔다. 일부 애플리케이션들은 실시간 또는 거의 실시간 기준으로 효과적으로 수행할 수 있는 고속 컴퓨팅 엔진을 추가로 요구하고 있다. 이들 중 많은 비디오 처리 애플리케이션들은 꾸준히 증가하는 속도로 복수의 기능을 수행할 수 있는 데이터 신호 처리 회로를 요구해왔다.
그러나, 그러한 컴퓨팅 엔진의 전력 및 다기능의 향상은 다른 중요한 목적을 훼손할 수 있다. 예를 들면, 보다 빠른 컴퓨팅 엔진은 보다 많은 전력 및 회로 면적(real-estate)을 소비하는 반면에, 이상적인 엔진은 전력 소비 및 컴퓨팅 엔진을구현하는데 필요한 회로의 양(amount) 모두를 최소화한다.
또한, 다기능 및 고 전력을 제공하는 것은, 통상적으로 상이한 처리 기능을 위해 각각 특화되고 선택적으로 활성화되는 다양한 유형의 처리 회로를 요구함으로써 회로의 면적 문제를 더욱 악화시킨다. 이 현상은, 예를 들어 비디오 애플리케이션에서의 비교적 느린 범용 처리와 실시간으로 비디오 데이터를 압축 및 압축 해제하는데 사용된 특화된 비디오 신호 필터 처리를 비교하면, 이해할 수 있다. 특화된 처리 회로는 통상적으로 비디오 데이터의 실시간 속도를 따라 잡도록 최적화되기 때문에, 흔히 제한된 애플리케이션에만 유용한 여분의 회로를 제공하지 않고 다목적의 단일 비디오 데이터 처리 회로를 제공하는 것은 곤란하다.
많은 비디오 신호 처리 애플리케이션은 수직 신호 처리를 위한 특화된 비디오 신호 필터를 채용한다. 수직 신호 처리는 수직 피킹(vertical peaking) 및 수직 스케일링의 두 동작으로 이루어진다. 수직 피킹은 업 샘플링 변환으로 인한 정보 손실을 보상하기 위해 픽셀 데이터를 처리하는 것을 포함하며, 피킹 필터는 비디오 화상 내의 수직 정밀도(detail)에 대한 선명도를 높인다. 수직 스케일링은 픽셀 데이터를 처리하는 것과, "다위상(polyphase)" 필터로 알려진 특화된 비디오 데이터 필터를 사용하여, 디스플레이를 리프레시(refresh)하는데 사용된 수평 및 수직 라인을 나타내기 위해 저장된 데이터를 조작하여 픽셀을 리사이징(resizing)하도록 샘플링 변환을 수행하는 것을 포함한다. 그러한 애플리케이션에서, 입력 픽셀의 수에 대한 출력 픽셀의 수의 비를 증가시킴으로써 확대(expansion) 또는 업-샘플링(up-sampling)(1 보다 큰 "줌 팩터(zoom-factor)")이 이루어지며, 반면에입력 픽셀의 수에 대한 출력 픽셀의 수의 비를 감소시킴으로써 압축 또는 다운-샘플링(down-sampling)(1보다 작은 "줌 팩터")이 얻어진다. 비디오 데이터 확대를 위해, 다위상 필터는 통상적으로 제 1 레이트(예를 들면, 사이클 당 2 픽셀)로 복수의 픽셀을 나타내는 데이터를 수신하고, 스케일링 인자의 함수로서 라인 버퍼를 통해 픽셀 데이터를 순환시켜 그 픽셀 데이터를 처리한다. 라인 버퍼는 인입되는 픽셀 데이터를 디커플링하도록 구성되는데, 이 인입 데이터는 다위상 필터가 데이터를 처리하는 레이트와 상이한 레이트롸 수신될 수 있다(예를 들면, 사이클 당 1 픽셀).
도 1은 연속으로 배치된 수직 피킹 회로와 수직 스케일링 회로를 갖는 종래의 수직 신호 처리 장치를 도시한 것이다. 사이클 당 2 픽셀의 출력 레이트를 갖는 업 변환 장치는 처리를 위해 수직 피킹 회로에 픽셀 데이터를 제공한다. 몇몇 라인 버퍼는 수직 피킹 회로의 픽셀 데이터 입력 레이트에 대해 픽셀 데이터를 유지하고 디커플링하는데 이용가능하다. 예를 들면, 수신된 픽셀 데이터는 첫 번째 두 개의 버퍼 라인 내에 데이터를 이중 버퍼링함으로써 디커플링된다. 일특정예에서, 각각의 라인 버퍼의 길이는 128 픽셀에 대응하는 픽셀 데이터를 저장하기에 적당하고, 2 라인의 픽셀은 수직 피킹 프로세스를 개시하여 128 사이클의 픽셀 지연을 제공하는데 사용된다. 수직 피킹 회로는 3-탭 필터, 기능적으로는 [-c 1+2c -c]를 사용하는데, 여기서 c는 프로그램 가능하다. "c"의 값을 조정함으로써, 피킹 필터는 픽셀 데이터를 조작하여 선명하거나 흐린 화상을 생성한다. 피킹 필터는 픽셀 데이터의 3 개의 버퍼 라인, 즉 회로 입력 데이터를 보유하는(holding) 2 라인 및 미러 동작으로부터 데이터를 보유하는 기타 라인을 처리한다. 수직 피킹 회로의 출력 레이트는 대역폭 요건으로 인해 사이클 당 1 픽셀로 감소된다.
수직 스케일링 회로는, 사이클 당 1 픽셀의 레이트로 수직 피킹 회로로부터 7 라인 버퍼 중 3 라인으로 픽셀 데이터를 수신하며, 각각의 라인은 128 픽셀에 대응하는 데이터를 저장하기에 적당한 길이를 갖는다. 픽셀 지연 시간은 384 사이클이다. 수직 피킹 회로의 128 사이클의 버퍼 픽셀 지연 시간과 함께, 수직 신호 처리의 총 픽셀 지연 시간은 512 사이클이다. 수직 스케일링 동작은 6-탭, 64 위상의 다위상 필터를 사용한다. 다위상 필터는 픽셀 데이터의 6 라인, 즉 회로 입력 데이터를 보유하는 3 라인과, 미러 동작으로부터 데이터를 보유하는 3 라인을 처리한다. 임의의 위상 변화는 다양한 스케일링 비에 대해 출력 픽셀의 위치에 의해 결정된다. 처리된 픽셀 데이터는 사이클 당 1 픽셀의 비로 수직 스케일링 회로로부터 출력된다.
회로들 간의 데이터 전송을 조정하고 선행하는 픽셀 데이터의 번복을 방지하기 위해, 동기화 신호가 수직 피킹 회로를 위한 제어 로직과 수직 스케일링을 위한 제어 회로 사이에서 사용된다. 두 기능 유닛들 간의 상호 접속은 동기화 문제를 일으킨다. 가변적인 스케일링 비로 인해 잦은 갱신이 요구되며 긴 입력 지연 시간(long input stall times)이 발생한다.
수율을 증가시키기 위한 지속적인 요구로 인해, 전술한 문제점 및 그 밖의 관련 문제점들을 해결하고 회로 면적을 더욱 최소화하는 픽셀 데이터 처리 회로 및 방법이 요구된다. 본 발명은 픽셀 데이터 피킹, 스케일링 및 기타 유형의 픽셀 데이터 처리를 구현하는데 요구되는 회로의 유형 및 수를 감소시키면서, 전술한 비디오 신호 처리 동작을 수행하는 회로 및 방법에 관한 것이다.
본 발명은 비디오 신호 처리에 관한 것으로서, 특히 다위상 필터와 같이, 수직 픽셀 신호 처리 블록을 이용하는 비디오 신호 처리에 관한 것이다.
도 1은 연속으로 배치된 분리된 수직 피킹(discrete vertical peaking) 및 수직 스케일링 장치를 갖는 종래의 픽셀 데이터 처리 회로를 도시한 도면.
도 2a 내지 2c는 본 발명에 따른 연속하는 필터의 등가 표현을 도시한 도면.
도 3a 내지 3d는 본 발명에 따른 다위상 필터에 대한 계수 테이블의 실시예를 도시한 도면.
도 4는 본 발명에 따른 피킹 및 스케일링을 조합한 다위상 필터를 갖는 픽셀 데이터 처리 회로의 일실시예를 도시한 도면.
본 발명의 다양한 측면들은 픽셀 데이터를 디커플링하기 위한 라인 버퍼를 이용하여 픽셀 데이터를 처리하는 것 및 다위상 필터가 한 동작에 피킹 및 스케일링 기능을 수행하도록 하는 계수들의 집합을 생성하는 데 피킹 및 스케일링 계수들의 컨볼루션이 사용되는 재구성 가능한 픽셀 데이터 처리 회로에 관한 것이다.
일특정 실시예에 따르면, 본 발명은 픽셀 데이터 처리 회로를 디커플링하고 재구성할 수 있는 라인 버퍼를 사용하여 픽셀 데이터를 처리하는 것에 관한 것으로, 여기서 다위상 필터가 하나의 동작으로 피킹 및 스케일링 기능을 수행하도록 허용하는 계수(coefficient) 세트를 생성하기 위해 피킹 및 스케일링 계수의 컨볼루션이 사용된다.
일특정 실시예에 따르면, 본 발명은 다위상 필터 및 라인 버퍼 회로를 갖는 수직 처리 회로와, 상기 수직 처리 회로가 제 1 계수 세트를 이용하여 피킹 및 스케일링 기능을 동시에 수행하는 하나의 모드를 포함하는 동작 모드들 사이에서 선택하도록 하는 로직 회로를 포함하는 픽셀 데이터 처리 회로와 관련되며, 여기서 상기 제 1 계수 세트는 피킹 필터 계수와 스케일링 필터 계수의 컨볼루션으로 인해 생성된다.
다른 일특정 실시예에서, 수직 신호 처리 회로는 버퍼 및 다위상 필터를 포함하고, 제 1 동작 모드에서 픽셀 데이터에 대해 수직 피킹 및 수직 스케일링을 동시에 처리하도록 구성된다. 수직 피킹 및 스케일링을 위한 제 1 동작 모드에서, 상기 실시예는 픽셀 데이터를 제 1 레이트로 수신하고, 라인 버퍼 내에서 상기 데이터를 순환시키고, 상기 순환된 데이터를, 피킹 필터 계수와 스케일링 다위상 필터 계수를 컨볼빙(convolving)함으로써 유도된 계수로 구성된 다위상 필터를 통해 필터링하고, 처리된 픽셀 데이터를 저장을 위해 제 2의 상이한 픽셀 레이트로 제공하는 것을 포함한다. 제어 회로를 사용하면, 픽셀 데이터 처리 회로는 다위상 필터 회로에 대해 상이한 계수를 설정함으로써 동작 모드들 사이를 스위칭할 수 있다.
일특정 수직 신호 처리 실시예에서, 픽셀들은 사이클 당 2 픽셀의 레이트로 수신되고 사이클 당 1 픽셀로 저장 장치로 출력된다. 본 발명의 다른 실시예들은 각각 이러한 처리의 실시에 기초한 방법, 회로 및 시스템을 포함하는 다른 많은 관련된 측면들에 관한 것이다.
본 발명의 상기 요약부는 본 발명의 각각의 예시적인 실시예 또는 모든 실시예를 설명하고자 하는 것은 아니다. 도면 및 하기 상세한 설명은 이들 실시예들을 보다 구체적으로 예시한다.
이하, 첨부한 도면을 참조하여 다양한 실시예의 상세한 설명을 통해 본 발명을 설명한다.
본 발명은 다양한 수정 및 대안적인 형태가 있을 수 있지만, 그 특징은 도면의 예를 통해 도시되어 있으며, 이하에 상세하게 설명한다. 그러나, 본 발명은 본 명세서에 기재된 특정 실시예에 한정되지는 않는다. 오히려, 본 발명은 첨부한 청구범위에 규정된 본 발명의 사상 및 범주 내에 속하는 모든 변형들 및 대안들을 커버한다.
본 발명은 수직 픽셀 데이터 처리를 위한 방법 및 장치와, 통상적으로 연속으로 배치된 수직 피킹 및 수직 스케일링 장치를 사용하는 애플리케이션에서 적용될 수 있는 것으로 여겨진다. 본 발명은 픽셀 데이터의 수직 피킹 및 수직 스케일링 모두를 포함하는 몇몇 사전에 분리된 동작 기능들을 조합하여 구현하도록 동일한 라인 버퍼 및 필터를 사용하는 것을 요구하거나 또는 이로부터 이득을 얻는 픽셀 처리 장치에 특히 유리한 것으로 밝혀졌다. 본 발명은 그러한 애플리케이션에반드시 한정되지는 않지만, 그러한 환경 내의 예들의 논의를 통해 본 발명의 다양한 측면들이 가장 잘 이해될 수 있다.
일반적인 실시예에 따르면, 본 발명은 예컨대 초당 50-60 프레임의 전형적인 프레임 레이트가 리사이징 및 기타 목적으로 증가되는 스캔 레이트 변환과 같은 애플리케이션에 사용되는, 데이터 조작 회로 및 라인 버퍼 회로를 갖는 데이터 처리 회로의 형태로 구현된다. 데이터 처리 회로는 제 1 레이트로 처리되는 데이터를 수신하는 반면에, 제 2 레이트로 데이터를 출력하며, 제 2 레이트는 제 1 레이트와 상이하다.
처리 회로는 데이터 조작 회로 및 라인 버퍼 회로를 포함한다. 처리 회로는, 제 1 레이트로 라인 버퍼에 의해 데이터가 수신되어 라인 버퍼 회로를 통해 순환되고, 순환된 데이터는 제 1 동작 파라미터 세트에 의해 정의된 제 1 기능을 수행하도록 구성된 데이터 조작 회로에 의해 조작되고, 그 다음에 처리된 데이터는 제 2 레이트로 저장 장치에 저장되도록 출력되는 제 1 동작 모드를 갖는다. 제 1 동작 파라미터 세트는 제 2 데이터 조작 기능을 정의하는 제 2 동작 파라미터 세트와 제 3 데이터 조작 기능을 정의하는 제 3 동작 파라미터 세트의 컨볼루션으로부터 사전 결정된다. 제 1 동작 파라미터 세트를 이용하여, 데이터 조작 회로는 제 1 및 제 2 기능을 동시에 수행하도록 구성된다.
처리 회로가 제 1 동작 모드와, 상이한 동작 파라미터 또는 계수 세트를 사용하는 다른 기능을 수행하도록 구성된 순환된 데이터가 데이터 조작 회로에 의해 조작되는 다른 동작 모드 사이에서 스위칭하도록 로직 회로가 사용된다. 한 일반적인 실시예에서, 제 2 동작 파라미터 세트는 고정되며, 제 3 동작 파라미터 세트는 조정 가능하다.
본 발명의 다른 실시예에 따르면, 본 발명은 제 1 동작 모드에서 수직 처리 장치에서 공통 라인 버퍼 및 다위상 필터를 사용하는 방법에 관한 것으로, 다위상 필터는 공통 버퍼를 사용하여 수직 피킹 및 스케일링 동작을 동시에 수행하도록 구성된다. 계수들은 다위상 필터 계수들을 스케일링하고 피킹 필터 계수들을 컨볼빙(convolving)함으로써 사전 결정된다. 수직 처리 장치는, 일부 수직 스케일링 모드를 포함하는 일부 부가 모드와, 다위상 필터를 재구성함으로써 계수 룩업(look-up) 테이블로부터 이용가능한 다른 부가적인 계수 세트를 사용하는 데이터 평균화 모드(data averaging mode)에서 동작 가능하다.
본 발명의 일특정 실시예는 복수의 동작 모드를 수행하고 외부 커맨드에 응답하여 상기 모드들 사이를 스위칭하도록 프로그램되는 프로그램 가능한 처리 회로를 채용하고 있다. 본 발명의 방법은 하드웨어의 비용 및 설계 복잡도를 증가시키지 않으면서, 연속 회로 배치에서 종래에는 따로 수행되는 수직 피킹 및 수직 스케일링 동작을 모두 수행하며, 사이클 당 2 픽셀의 입력 레이트를 디커플링하기 위해 단일 라인 버퍼를 사용한다. 이중 버퍼링 메커니즘은 저장 장치 및 수직 처리 단에서 수행된다. 이 실시예는 피킹 및 스케일링 데이터 조작 동안에 미러링 동작을 위해 수직 처리 버퍼를 사용한다.
본 발명의 일특정 실싱에서, 픽셀 처리 구성은 단일 하이브리드 다위상 필터 및 라인 버퍼 회로를 이용하여, 수직 피킹 및 스케일링 동작을 공통 회로 내로 결합한다. 수직 피킹 필터 및 수직 스케일링 필터 기능은, 원하는 다위상(즉, 스케일링) 필터 계수와 함께 원하는 피킹 필터링 계수에 대해 컨볼루션을 수행함으로써 결정된 계수를 이용하여 단일 다위상 필터 기능으로 통합된다. 통상적으로, 수직 피킹 동작에 3-탭 필터가 사용되며, 수직 스케일링 동자에는 6-탭 다위상 필터가 유일하게 사용된다. 본 발명의 회로 구성에서, 수직 피킹 필터링 동작은, 소프트웨어 애플리케이션에서 피킹(3-탭) 필터 계수 및 스케일링(6-탭) 다위상 필터 계수의 컨볼루션에 기인하는 계수에 의해 정의된 하나의 보다 큰(8-탭) 다위상 필터로 통합된다.
도 2a 내지 2c는 연속 필터의 등가 표현을 도시하고 있다. 도 2a는 임펄스 응답(h1(n))을 갖는 제 1 필터(210)가 임펄스 응답(h2(n))을 갖는 제 2 필터(220)에 결합되어 있고, 필터(220)는 필터(210) 다음에 연속 배치되어 있음을 나타내고 있다. 예를 들어, 필터 임펄스 응답은 특정 필터 구조에 대한 계수들의 세트로 정의된다. 필터(210)에 인가된 입력 x(n)은 제 1 중간 응답 y1(n)을 생성한다. y1(n)을 필터(220)에 인가하면 출력 y(n)이 생성된다. 도 2b는 임펄스 응답(h1(n))을 갖는 제 1 필터(210)가 임펄스 응답(h2(n))을 갖는 제 2 필터(220)에 결합되어 있고, 필터(210)는 필터(220) 다음에 연속 배치되어 있음을 나타내고 있다. 필터(220)에 인가된 입력 x(n)은 제 1 중간 응답 y2(n)을 생성한다. y2(n)을 필터(210)에 인가하면 출력 y(n)이 다시 생성된다.
선형에 대하여, 도 2a 내지 2c의 시변 필터는 다음과 같고,
따라서,
도 2c는 임펄스 응답(h1(n)*h2(n))을 갖는 하이브리드 필터(230)를 나타낸다. 하이브리드 필터(230)에 인가된 입력(x(n))은 출력 응답(y(n))을 직접 생성한다.
본 발명에서, 피킹 계수(예를 들면, h1(n)) 및 스케일링 계수(예를 들면, h2(n))는 스케일링 및 피킹 필터 임펄스 응답의 각 위상에 대해 수행된 컨볼루션을 통해 결합된다.
여기서, "p"는 수직 처리 장치에 의해 처리되는 임의의 픽셀에 대해 선택된 위상이다. 피킹 계수의 길이가 3이고(통상적으로는, 3-탭 필터가 피킹 동작에 사용됨), 스케일링 계수의 길이가 6이라고 가정하면(통상적으로는 6-탭 다위상 필터가 스케일링 동작에 사용됨), 컨볼루션 후의 길이는 3+6-1, 즉 8이다.
따라서, 수직 피킹 및 수직 스케일링 동작 모두를 수행하기 위해 본 발명의 수식 처리 장치에 8-탭 필터가 사용된다.
단일 다위상 피터는 다양한 기능을 수행하도록 구성되며, 그 구성은 계수들의 세트에 의해 정의된다. 계수들의 세트는 계수 테이블 내에 유지되며, 상기 테이블은 관련 룩업 동작을 인에이블한다.
도 3a는 피킹 및 스케일링 동작을 수행하도록, 8-탭 다위상 필터를 구성하도록 계수 세트를 유지하는 8-탭 테이블(310)의 일례를 도시하고 있다. 앞에서 논의한 바와 같이, 수직 피킹 필터 계수 및 수직 스케일링 필터 계수의 컨볼루션은 조합된 피킹 및 스케일링 계수, 즉 c0 내지 c7을 각각 결정하도록 수행된다.
도 3b는 6-탭 스케일링 동작을 수행하도록, 8-탭 다위상 필터를 구성하도록, 계수(c0' 내지 c5')를 포함하는 계수 세트를 포함하는 8-탭 테이블(320)의 다른 실시예를 도시하고 있다. 테이블(320)은 계수(c0' 내지 c5') 외에 2 개의 0 계수들을 양 끝에 포함하여, 8-탭 테이블을 채운다. 다른 실시예에서는, 테이블(320)은 3-탭 피킹 필터 계수와 4-탭 스케일링 필터 계수(3+4-1=6)의 컨볼루션에 의해 결정된 6-탭의 조합된 피킹 및 스케일링 필터를 규정하는 계수들을 포함한다.
도 3c는 4-탭 스케일링 동작을 수행하도록, 8-탭 다위상 필터를 구성하도록, 계수(c0" 내지 c3")를 포함하는 계수 세트를 포함하는 8-탭 테이블(330)의 다른 실시예를 도시하고 있다. 테이블(330)은 계수(c0" 내지 c3") 외에 4 개의 0 계수들을 양 끝에 2 개씩 포함하여, 8-탭 테이블을 채운다.
도 3d는 2-탭 스케일링 동작을 수행하도록, 8-탭 다위상 필터를 구성하도록, 계수(c0''' 내지 c1''')를 포함하는 계수 세트를 포함하는 8-탭 테이블(340)의 또 다른 실시예를 도시하고 있다. 테이블(340)은 계수(c0''' 내지 c1''') 외에 6 개의 0 계수들을 양 끝에 3 개씩 포함하여, 8-탭 테이블을 채운다.
본 발명의 다른 실시예는, 예컨대 고정 소수점 대수 연산의 반올림 에러로 인해 각 위상 컨볼루션 곱의 합이 일정하지 않는 상황을 다룬다. 이 경우에, 계수들은 정규화되며 로딩하기 전에 스케일링 업 된다. 정규화의 라운딩 에러는 8비트에 대해서 256의 일정한 값 또는 9비트에 대해 512의 값을 비교하고, 변동분에 대해 보상하고 수직 화상 인텐시티 내의 필터 결과의 불연속성을 감소시키기 위해 그 차를 최고 값 계수에 다시 추가함으로써 감소된다.
조합 회로의 구성은 설계 및 확인을 단순화하고, 분리된 수직 피킹 및 수직 스케일링 회로보다 더 적은 면적(real estate)을 사용하여 구현된다. 또한, 본 발명의 조합형 회로 구성은 관련 디자인 복잡도 및 하드웨어 비용과 함께, 중간 지연(intermediate stall) 및 회로 블록들 사이의 동기화 제어를 제거한다. 파이프 단이 감소되고, 필터 제품의 분해능(즉, 출력 데이터)이 유지된다. 본 발명의 단일 단을 수직 신호 처리 회로 구성의 전체 기능은 이중 단의 종래의 회로의 전체 기능으로부터 변하지 않지만, 총 (버퍼 유도된(buffer-induced)) 픽셀 데이터의 지연 시간은 반으로 감소되어 256 사이클이 된다.
전술한 회로 구성 및 방법에 따라서, 도 4는 두 모드 중 한 모드에서 동작하는 수직 처리 장치(400)에서 픽셀 데이터를 처리하도록 구성된 처리 블록을 도시하고 있다. 수직 처리 장치(400)의 수율에 대하여, 수직 처리에 대한 입력 레이트는 사이클 당 2 픽셀이고, 출력 레이트는 일반적으로 1 사이클에 2 픽셀을 출력하는 업 변환 장치(410)로 인해 사이클 당 1 픽셀이다. 업 변환 장치는 수직 방향으로 2 픽셀을 출력한다. 픽셀들을 수신하기 위해, 수직 처리 장치는 2 라인(음영부)을 갖는 버퍼를 사용한다. 또한, 일특정 실시예에서, 각 라인 버퍼의 길이는 128 픽셀에 대응하는 데이터를 저장하기에 적합하다.
또 다른 실시예에서, 수직 처리는 비디오 신호 입력에 대해, 수직 선형 또는 비선형 샘플링을 수행하도록 구현되고, 수직 피킹 및 수직 스케일링(예를 들면, 확대 및 압축) 동작에 8-탭(tap), 64-위상(phase)의 다위상 필터가 사용된다. 데이터는, 피킹 기능, 출력 샘플링 픽셀의 스케일링 인자 및 기하학적 위치에 따라서 수직 처리 장치의 라인 버퍼에서 계산된다. 이 점에 있어서, 다위상 필터는 각 피킹 및/또는 스케일링(즉, 확대) 동작 동안에 동일한 픽셀을 필터링하도록 적응된다. 압축 동작 동안에, 일부 픽셀의 라인은 생략된다. 필터링 동작동안 인입 픽셀의 입력 레이트를 디커플링하기 위해 버퍼가 부분적으로 사용된다.
도 4에서, 수직 처리 장치(400)는 메모리(또는 저장 장치)(412) 내에 저장하기 위해 사이클 당 1 픽셀의 레이트로, 처리된 픽셀 데이터를 생성한다. 수직 처리 장치(400)는 필터링 단을 갖는 다위상 필터(414) 및 계수 테이블(416), 12 라인 버퍼를 포함하는 라인 버퍼 회로(418) 및 회로(420)를 포함한다. 프로그램 가능한 프로세서용의 소프트웨어 루틴 또는 로직으로서 구현되는 회로(420)는 다위상 필터를 이용하여 결합된 수직 피킹 및 스케일링 동작을 위한 라인 버퍼 회로를 통해 데이터를 순환시키도록 구성되는데, 라인 버퍼를 통한 데이터의 순환은 스케일링 인자에 의존한다. 이런 방식으로, 수직 처리 회로는 사이클 당 2 픽셀로 픽셀 데이터를 수신하고, 피킹 및 스케일링 동작을 동시에 수행하며, 그 다음에 사이클 당 1 픽셀의 레이트로 저장 장치 내에 저장하도록 리사이징된 픽셀 데이터를 출력한다.
회로(420)는 또한 수직 처리 회로가 제 1(즉, 결합된 피킹 및 스케일링) 동작 모드와 N 번째(예를 들면, 스케일링만 또는 평균) 동작 모드 사이를 스위칭하도록 구성되는 로직을 포함한다. 프로그래밍 또는 다른 외부 프롬프트를 통해, 회로(420)는 예컨대 필터 계수를 변경시켜 다위상 필터(도 4의 414, 416)의 동작을재구성하고, 라인 버퍼들 중 두 개를 이용하여 수신된 데이터가 라인 버퍼 회로(418) 내에 이중 버퍼링되고, 적절한 처리를 위해 미러링 데이터가 동기되도록, 라인 버퍼 회로(418)를 제어한다.
데이터가 저장 장치(412)에 제공되기 전에 9 비트에서 8 비트로 데이터를 디더링하기 위해 애플리케이션이 요구하는 경우, 선택적인 디더링(dithering) 회로(430)가 사용된다.
이상, 픽셀 데이터 처리 애플리케이션에서의 복잡도 상쇄 및 하드웨어의 절약을 위한, 다양한 실시예들을 본 발명의 실시예로서 설명하였다. 본 발명의 다양한 실시예에서, 필요한 라인 버퍼의 수는 크게 감소하며, 하드웨어 또는 디자인 복잡도에 있어서 여분의 비용이 발생되지 않고, 결합된 다위상 필터링 동작에 의해 수율에 악영향이 미치지 않는다.
본 발명은 전술한 특정 실시예에 한정되지 않는다. 본 발명이 적용될 수 있는 수많은 구조들 및 다양한 변경 및 등가의 공정들은 첨부된 청구항에 명료하게 기재되어 있는 바와 같이, 본 발명의 범주 내에 포함될 것이다.

Claims (12)

  1. 픽셀 데이터 처리 장치에 있어서,
    다위상 필터(414) 및 라인 버퍼 회로를 포함하는 수직 처리 회로(400) -상기 수직 처리 회로는 픽셀 데이터를 수신하여 상기 라인 버퍼 회로를 통해 상기 라인 버퍼 회로로부터 상기 다위상 필터로 순환시키도록 구성되고, 상기 다위상 필터는 상기 픽셀 데이터를 필터링하고 제 1 계수 세트(first set of coefficient)를 이용하여 피킹 및 스케일링 기능을 동시에 수행하도록 구성되며, 상기 제 1 계수 세트는 스케일링 필터 계수와 피킹 필터 계수의 컨볼루션으로 생성됨- 와,
    상기 수직 처리 회로가, 상기 필터링된 데이터가 상기 제 1 계수 세트를 이용하여 처리되고 상기 라인 버퍼 회로를 통해 상기 필터링된 데이터를 순환시키는 제 1 동작 모드에서 동작하도록 하고, 상기 제 1 동작 모드와 상기 수직 처리 회로가 상기 제 1 계수 세트와 상이한 계수 세트를 이용하여 다른 기능을 수행하는 제 2 동작 모드 사이를 스위칭하도록 하는 로직 회로(420)
    를 포함하는 픽셀 데이터 처리 장치.
  2. 제 1 항에 있어서,
    처리된 픽셀 데이터를 수신하여 저장하도록 구성된 저장 장치(418)를 더 포함하고,
    상기 제 1 동작 모드에서, 상기 수직 처리 회로는 상기 픽셀 데이터를 제 1 레이트로 수신하고, 상기 저장 장치에 저장하도록 상기 처리된 픽셀 데이터를 제 2 픽셀 레이트로 출력하는 픽셀 데이터 처리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 픽셀 레이트(410)는 상기 제 2 픽셀 레이트(430)보다 더 빠른 픽셀 데이터 처리 장치.
  4. 제 1 항에 있어서,
    상기 수직 처리 회로에 의해 수행된 상기 다른 기능은 N-탭 스케일링 기능이며, 여기서 N은 2보다 큰 정수인 픽셀 데이터 처리 장치.
  5. 제 1 항에 있어서,
    상기 수직 처리 회로에 의해 수행된 상기 다른 기능은 현재의 픽셀과 인접한 픽셀들이 평균화되는 N-탭 평균화 필터 기능이며, 여기서 N은 2보다 큰 정수인 픽셀 데이터 처리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 계수 세트는 피킹 필터 계수의 3 탭과 스케일링 필터 계수의 4 탭의 컨볼루션으로부터 생성되는 픽셀 데이터 처리 장치.
  7. 픽셀 데이터 처리 장치에 있어서,
    픽셀 데이터의 라인을 버퍼링하는 라인 버퍼 수단과 상기 라인 버퍼 수단으로부터 수신된 픽셀 데이터를 다위상 필터링하는 다위상 필터 수단을 포함하는 수직 처리 수단 -상기 수직 처리 수단은 픽셀 데이터를 수신하여 상기 라인 버퍼 수단을 통해 상기 라인 버퍼 수단으로부터 상기 다위상 필터 수단으로 순환시키고, 상기 다위상 필터 수단은 또한 제 1 계수 세트를 이용하여 피킹 및 스케일링 기능을 동시에 수행하며, 상기 제 1 계수 세트는 스케일링 필터 계수와 피킹 필터 계수의 컨볼루션으로 생성됨- 와,
    상기 수직 처리 수단이, 상기 필터링된 데이터가 상기 제 1 계수 세트를 이용하여 처리되고 상기 라인 버퍼 수단을 통해 상기 필터링된 데이터를 순환시키는 제 1 동작 모드에서 동작하도록 하고, 상기 제 1 동작 모드와 상기 수직 처리 수단이 상기 제 1 계수 세트와 상이한 계수 세트를 이용하여 다른 기능을 수행하는 제 2 동작 모드 사이를 스위칭하도록 하는 로직 회로
    를 포함하는 픽셀 데이터 처리 장치.
  8. 픽셀 데이터 처리 방법에 있어서,
    픽셀 데이터를 수직 처리하는 단계 -이 단계는
    - 응답으로, 픽셀 데이터의 라인을 버퍼링하는 단계와,
    - 버퍼링된 픽셀 데이터를 다위상 필터링하는 단계와,
    - 추가적인 버퍼링을 위해 픽셀 데이터를 수신하여 순환시키는 단계를 포함하고, 상기 다위상 필터링 단계는 제 1 계수 세트를 이용하여 동시에 피킹 및 스케일링하는 기능을 포함하고, 상기 제 1 계수 세트는 스케일링 필터 계수와 피킹 피러 계수의 컨볼루션으로 인해 생성됨- 와,
    상기 수직 처리가, 상기 필터링된 데이터가 상기 제 1 계수 세트를 이용하여 처리되고 상기 필터링된 데이터를 순환시키는 제 1 동작 모드에서 동작하도록 하고, 상기 제 1 동작 모드와 상기 수직 처리가 상기 제 1 계수 세트와 상이한 계수 세트를 이용하여 다른 기능을 수행하는 것을 포함하는 제 2 동작 모드 사이를 스위칭하도록 하는 단계를 포함하는 픽셀 데이터 처리 방법.
  9. 제 8 항에 있어서,
    상기 제 1 계수 세트는 스케일링 필터 계수의 N개의 탭과 피킹 필터 계수의 M 개의 탭의 컨볼루션으로부터 생성되고,
    N-탭 스케일링 기능과, 현재의 픽셀에 인접한 픽셀들이 평균화되는 N-탭 평균화 필터 기능 중 하나로서 상기 다른 기능을 선택하는 단계를 더 포함하는 -여기서 M 및 N은 각각 2보다 큰 정수임- 픽셀 데이터 처리 방법.
  10. 처리된 픽셀 데이터를 수신하고 저장하는 저장 수단과,
    픽셀 데이터를 처리하기 위한 처리 수단 -상기 처리 수단은 다위상 필터와 라인 버퍼 회로를 포함하는 수직 처리 수단을 포함하고, 상기 수직 처리 수단은 픽셀 데이터가 제 1 픽셀 레이트로 수신되어 상기 라인 버퍼 회로를 통해 순환되는 제 1 동작 모드를 가지며, 상기 순환된 데이터는 상기 수직 처리 수단에 의해 조작되고, 상기 수직 처리 수단은 제 1 동작 계수 세트를 이용하여 제 1 기능을 수행하고, 상기 처리된 픽셀 데이터는 상기 저장 수단에 저장하기 위해 제 2 픽셀 레이트로 출력되며, 상기 제 2 픽셀 레이트는 상기 제 1 픽셀 레이트와 상이함- 과,
    상기 수직 처리 수단이, 상기 제 1 동작 모드와 적어도 두 개의 다른 선택가능한 동작 모드 중 하나 사이를 스위칭하도록 하는 수단 -상기 적어도 두 개의 다른 선택 가능한 동작 모드는 각각 상기 수직 처리 수단에 의해 처리하기 위해 데이터를 순환시키는 것을 포함하고, 상기 제 1 동작 계수 세트는 제 2 데이터 조작 기능을 정의하는 제 2 동작 계수 세트와 제 3 데이터 조작 기능을 정의하는 제 3 동작 계수 세트의 컨볼루션으로부터 사전 결정되고, 상기 제 1 기능은 연속으로 수행되는 상기 제 2 및 제 3 기능에 의해 제공되는 것과 같은 결과를 제공함-
    을 포함하는 픽셀 데이터 처리 장치.
  11. 제 10 항에 있어서,
    상기 적어도 두 개의 다른 선택 가능한 동작 모드는 N-탭 스케일링 기능을 이용하여 상기 수직 처리 회로에 의해 수행된 기능을 포함하고, 여기서 N은 2보다 큰 정수인 픽셀 데이터 처리 장치.
  12. 제 10 항에 있어서,
    상기 적어도 두 개의 다른 선택 가능한 동작 모드는 N-탭 스케일링 기능을 이용하여 상기 수직 처리 회로에 의해 수행된 기능을 포함하고, 현재의 픽셀에 인접하는 픽셀이 평균화되는, 픽셀 M-탭 평균화 필터 기능을 이용하여 상기 수직 처리 회로에 의해 수행된 다른 기능을 포함하며, 여기서 M 및 N은 각각 2보다 큰 정수인 픽셀 데이터 처리 장치.
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