JP4168340B2 - 画素処理装置内において垂直ピーキング動作と垂直スケーリング動作とを組合わせたポリフェーズフィルタ - Google Patents
画素処理装置内において垂直ピーキング動作と垂直スケーリング動作とを組合わせたポリフェーズフィルタ Download PDFInfo
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Description
本発明の様々な面(実施例)は、デカップリング(速度変換)用のラインバッファ及び再構成可能な画素データ処理回路を用いて、画素データを処理することに向けられる。本発明はによると、ピーキング係数とスケーリング係数の畳み込みを用いてセットの係数が生成され、ポリフェーズフィルタはこのセットの係数を用いてピーキング機能とスケーリング機能を一つの動作にて遂行するように構成される。
本発明は、垂直画素データ処理(vertical pixel-data processsing)のための方法及び装置に対して適用でき、典型的には縦続に配置された垂直ピーキングユニット(vertical peaking unit)と垂直スケーリングユニット(vertical scaling unit)が用いられるようなアプリケーションに対して用いると極めて有効であるものと信じられる。本発明は、以前は離散的機能として実現されてきた、画素データの垂直ピーキング処理及び垂直スケーリング処理の両方を含む複数の機能を、同一のラインバッファ及びフィルタを組合わせて用いることで実現することが要望される或いはこれにより利益が得られ得る画素処理装置(pixel processing arrangements)に対して用いると特に有益であることが発見されている。本発明は必ずしもこれらアプリケーションに制限されるものではないが、本発明の様々な面についての理解がこのような環境に適用される実施例の説明を通じて最も良く得られるものである。
y1(n)=x(n)*h1(n)
従って
y(n)=y1(n)*h2(n)=[x(n)*h1(n)]*h2=(n)x*(n)[h1(n)*h2(n)]
が成立する。
412 記憶ユニット
414 ポリフェーズフィルタリング
416 係数テーブル
420 制御/論理
430 ディザリング
Claims (12)
- 垂直処理回路と論理回路とを備える画素データ処理装置であって、
前記垂直処理回路はポリフェーズフィルタとラインバッファ回路を備え、前記垂直処理回路は画素データを受信し、画素データを前記ラインバッファ回路を通じて巡回させた後に、前記ラインバッファ回路から前記ポリフェーズフィルタへと送るように適合化され、前記ポリフェーズフィルタは前記画素データをフィルタリングすると共に、ピーキング動作とスケーリング動作を同時に第一のセットの係数を用いて遂行するように適合化され、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理回路は、前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータが前記ラインバッファ回路を通じて巡回される前記第一の動作モードで前記垂直処理回路を動作させるとともに第二の動作モードとの間でスイッチさせるように構成され、前記第二の動作モードにおいては前記垂直処理回路は前記第一のセットの係数とは異なるセットの係数を用いてもう一つの機能を遂行することを特徴とする画素データ処理装置。 - さらに、処理された画素データを受信及び格納するように適合化された記憶ユニットを含み、前記第一の動作モードにおいては、前記垂直処理回路は前記画素データを第一の速度にて受信し、処理された画素データをこの記憶ユニットへの格納のために第二の画素速度にて出力し、この第二の画素速度は前記第一の画素速度とは異なることを特徴とする請求項1記載の画素データ処理装置。
- 前記第一の画素速度の方が前記第二の画素速度より速いことを特徴とする請求項2記載の画素データ処理装置。
- 前記垂直処理回路にて遂行される前記もう一方の機能がN-タップスケーリング機能から成り、Nは2より大きな整数を表すことを特徴とする請求項1記載の画素データ処理装置。
- 前記垂直処理回路にて遂行される前記もう一方の機能が現在の画素の近傍の画素が平均化されるN-タップ平均化フィルタ機能から成り、Nは2より大きな整数を表すことを特徴とする請求項1記載の画素データ処理装置。
- 前記第一のセットの係数がピーキングフィルタ係数の3タップとスケーリングフィルタ係数の4タップとの畳み込みの結果として得られることを特徴とする請求項1記載の画素データ処理装置。
- 垂直処理手段と論理回路とを備える画素データ処理装置であって、
前記垂直処理手段は画素データのラインをバッファリングするためのラインバッファ手段とこのラインバッファ手段から受信される画素データをポリフェーズフィルタリングするためのポリフェーズフィルタ手段とを含み、前記垂直処理手段は画素データを受信し、この画素データを前記ラインバッファ手段を通じて巡回させた後に前記ラインバッファ手段から前記ポリフェーズフィルタ手段へと送るように適合化され、前記ポリフェーズフィルタ手段は、さらにピーキング機能とスケーリング機能を同時に第一のセットの係数を用いて遂行するように適合化され、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理回路は、前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータが前記ラインバッファ手段を通じて巡回される前記第一の動作モードで前記垂直処理手段を動作させるとともに第二の動作モードとの間でスイッチするように構成され、前記第二の動作モードにおいては前記垂直処理手段は前記第一のセットの係数とは異なるセットの係数を用いてもう一つの機能を遂行することを特徴とする画素データ処理装置。 - 画素データを垂直処理する動作と、この垂直処理動作を第一の動作モードともう一つの動作モードとの間でスイッチングする論理動作とを含む画素データを処理するための方法であって、
前記画素データを垂直処理する動作は
画素データのラインをバッファリングするステップと、これに応答して、
バッファリングされた画素データをポリフェーズフィルタリングするステップと、
フィルタリングされた画素データを受信し、さらなるバッファリングのために巡回させるステップとを含み、前記画素データをポリフェーズフィルタリングするステップがピーキング機能とスケーリング機能を同時に第一のセットの係数を用いて遂行し、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理動作は、
前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータは巡回される前記第一の動作モードで前記垂直処理動作を動作させるとともに第二の動作モードとの間でスイッチングさせるステップを含み、この第二の動作モードにおいては、前記垂直処理動作は、もう一つの機能を前記第一のセットの係数とは異なるセットの係数を用いて遂行することを特徴とする方法。 - 前記第一のセットの係数がピーキングフィルタ係数のMタップとスケーリングフィルタ係数のNタップとの畳み込みの結果として得られ、さらに、前記もう一つの機能を、N-タップスケーリング機能と現在の画素の近傍の画素が平均化されるN-タップ平均化フィルタ機能のいずれか1つとして選択するステップを含み、M及びNが各々2より大きな整数から成ることを特徴とする請求項8記載の方法。
- 処理された画素データを受信及び格納するための記憶手段と、
画素データを処理するための処理手段と、
前記処理手段を、第一の動作モードと少なくとも2つの他の選択可能な動作モードの1つの間でスイッチするための手段とを備える画素データ処理装置であって、
前記処理手段は、ポリフェーズフィルタとラインバッファ回路を含む垂直処理手段を含み、この垂直処理手段は第一の動作モードと少なくとも2つの他の選択可能な動作モードとを有し、第一の動作モードにおいては画素データは第一の画素速度にて受信され、前記ラインバッファ回路を通じて巡回され、こうして巡回されたデータはこの垂直処理手段にて操作され、この垂直処理手段は第一のセットの動作係数を用いて第一の機能を遂行するように構成され、こうして処理された画素データは前記記憶手段への格納のために第二の画素速度にて出力され、この第二の画素速度は前記第一の画素速度とは異なり、
前記少なくとも2つの他の選択可能な動作モードの各々において、前記画素データは、前記垂直処理手段による処理のために巡回され、前記第一のセットの動作係数は第二のデータ操作機能を定義する第二のセットの動作係数と第三の操作機能を定義する第三のセットの動作係数との畳み込みから事前に決定され、前記第一の機能は、前記第二の機能と前記第三の機能とが縦続にて遂行されたときに得られるであろう結果と同一の結果を与えることを特徴とする画素データ処理装置。 - 前記少なくとも2つの他の選択可能な動作モードが、前記垂直処理回路によりN-タップスケーリング機能を用いて遂行される機能を含み、Nは2より大きな整数を表すことを特徴とする請求項10記載の画素データ処理装置。
- 前記少なくとも2つの他の選択可能な動作モードが、前記垂直処理回路によりN-タップスケーリング機能を用いて遂行される機能と、前記垂直処理回路により現在の画素の近傍の画素が平均化される平均化フィルタ機能を用いて遂行されるもう一つの機能とを含み、MとNが各々2より大きな整数を表すことを特徴とする請求項10記載の画素データ処理装置。
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