JPH09135425A - ビデオフォーマット変換器およびディジタル出力信号を生成する方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 垂直および水平ディメンションを有するディ
ジタル入力信号を、ディジタル入力信号とは異なる水平
および垂直ディメンションを有するディジタル出力信号
に変換する。 【解決手段】 システム１０は、テレビ／ビデオ信号に
対応するディジタル信号情報を１つのサンプルフォーマ
ットにおける１つの入力信号として取り、ディジタル信
号情報を入力信号フォーマットとは異なるサンプルフォ
ーマットで出力するディジタルフィルタシステムであ
り、デシメーティングフィルタ１２、帯域制限フィルタ
１４、および補間フィルタ１８を有する。デシメーティ
ングフィルタ１２および帯域制限フィルタ１４は、ブロ
ック１６として示すように、単一な集積回路チップに組
み合わせられ得る。まびきの前にさらに帯域制限が行わ
れ得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオリサイジン
グに関し、特に、水平および垂直リサンプリング動作に
同一のフィルタバンクを用いて、１つのビデオ／テレビ
フォーマットから別のビデオ／テレビフォーマットに変
換するディジタルリサンプリングシステムに関する。

【０００２】

【従来の技術】多数のテレビおよびビデオディジタル信
号サンプリングレート標準がある。例えば、１３．５Ｍ
Ｈｚのサンプルレートは、４：２：２のコンポーネント
ディジタル標準（ＣＣＩＲ６０１）と互換性がある。こ
のレートでのサンプリングは、標準テレビ管において、
１水平線形ラインおよび４８３の垂直ライン当たり、７
２０のアクティブビデオサンプルを生成する。この解像
レベルは、また、標準解像度テレビ（ＳＤＴＶ）と呼ば
れている。ＳＤＴＶは、インターレース方式において１
画像フレーム当たり５２５のうちの４８３のラインにア
クティブビデオ情報を表示する。高解像度テレビ（ＨＤ
ＴＶ）は、典型的に、７２ＭＨｚから８１ＭＨｚの範囲
におけるサンプル範囲においてサンプリングする。映画
およびテレビエンジニア学会（ＳＭＰＴＥ）は、１水平
ラインおよび１０３５の垂直ライン当たり１９２０サン
プル（画素）のＨＤＴＶフォーマットを是認した。この
フォーマットに加えて、ヨーロッパにおけるＤ２−ＭＡ
Ｃ、ＰＡＬおよびＳＥＣＡＭ標準並びにワイドスクリー
ンテレビ（ＷＳＴ）標準などの他のテレビフォーマット
が存在する。

【０００３】水平および垂直画素解像度は、得られる画
像の正規化された水平および垂直ディメンションとして
もっともよく考えられ得る。このような状況において、
画像は、標準サイズの画素に関して正規化される。従っ
て、異なる画像解像度が、直接、異なる画像サイズに変
換（translate）される。

【０００４】多数の標準が存在するので、例えば、異な
る標準フォーマットを表示するために設計されたテレビ
受信機における１つの標準フォーマットで記録されるテ
レビ/ビデオ信号を表示するために、１つの標準から別
の標準に変換可能であることが望ましい。また、変換に
よる画像の歪みを最小にしておくことが望ましい。最初
の標準および最後の標準が、変換以前にわからないこと
があり得るので、フォーマットのすべての間で変換を扱
い得る、より普遍的なシステムを有することが望まし
い。

【０００５】ある場合において、この空間的変換は、ビ
デオリサイジングと呼ばれる。例えば、ビデオリサイジ
ングにより、１６×９より大きなアスペクト比を有する
フルサイズの映画フィルム（３５ｍｍ、１秒当たり２４
フレーム）が、出力ディスプレイを「レターボックス」
する必要なしに、４×３のアスペクト比を有するＮＴＳ
Ｃテレビ受信機に表示され得る。このディジタル領域に
おいて、ビデオリサイジングでは、入力信号がディジタ
ルでリサンプリングされることが必要である。

【０００６】ディジタルリサンプリングは、もとの信号
において必ずしも存在しなかった表示信号の点を計算す
ることによって、ディジタル入力信号の異なる表示を生
成する。サンプルが、予め、補間技術を経なかった瞬間
に、新しいサンプルが生成される。フレキシブルディジ
タル補間フィルタリングアーキテクチャは、任意のサイ
ズにビデオ/テレビラインをリサイジングし得る。ビデ
オリサイジングの一例が、１９９４年１１月４日発行の
米国特許第08/317,474号、発明の名称"FILTERSELECTION
CIRCUIT FOR DIGITAL RESAMPLING SYSTEM"に記載さ
れ、本明細書において参照のために援用されている。

【０００７】ビデオリサイジングの別の例が、ピクチャ
ーインピクチャー（picture-in-picture)テレビディス
プレイにおいて行われる。１９８７年３月２４日に発行
の米国特許第4,652,908号、発明の名称"FILTERING SYST
EM FOR PROCESSING A REDUCED RESOLUTION VIDEO IMAG
E" において、より大きな画像テレビ画面の内側に表示
するための縮小したサイズの画像を生成するためのビデ
オ信号処理のためのシステムが記載されている。このシ
ステムは、すでに公知のより小さな画像サイズへの信号
の縮小に関する。

【０００８】リサイジングを実行するために、水平およ
び垂直のリサンプリングの両方が行われることが必要で
ある。例えば、１９２０×１０３５ＨＤＴＶ信号を７２
０×４８３ＳＤＴＶ信号に変換するために、水平および
垂直リサンプリング動作の両方が必要である。実時間ま
たは実時間に近いアプリケーションのために、水平およ
び垂直リサイジング動作は、実質的に同時に行われるこ
とが望ましい。この処理を実行するためにブロックベー
スのアプローチが用いられ、これによって、各画像（す
なわち、画像フレーム）はブロック形のピースに分割さ
れ、かつ各ピースが、別個のプロセッサによってリサン
プリングされる。これらの多数のプロセッサのそれぞれ
が、信号ブロックに並列に作用する。

【０００９】

【発明が解決しようとする課題】このプロセスは、補間
およびオーバーラップ要件に関する問題を生じるという
点で不利であるという問題がある。各別個の細分化され
たブロックについての処理が、一旦完了すると、最後の
画像が、別々に処理されたブロックを結合することによ
って、生成される。

【００１０】水平および垂直リサンプリングの両方を実
行するための別の方法は、有限インパルス応答（ＦＩ
Ｒ）フィルタを用いることであり、これは、遅延ライン
によって供給される全遅延が、数ライン間隔である垂直
処理用に、タップされた遅延ラインを有する。しかし、
この方法は、メモリ要件のために非常に高いオーバーヘ
ッドを必要とするという問題がある。もし、十分な処理
が行われなければ（例えば、不十分なメモリのため
に）、変換の範囲および質が低下する。

【００１１】本発明は、上記問題を鑑みてなされたもの
である。その目的は、垂直および水平ディメンションを
有するディジタル入力信号を、ディジタル入力信号とは
異なる水平および垂直ディメンションを有するディジタ
ル出力信号に変換することにある。

【００１２】

【課題を解決するための手段】単位長当たりの第１垂直
サンプルサイズおよび単位長当たりの第１水平サンプル
サイズを有するディジタル入力信号を、単位長当たりの
第２垂直サンプルサイズおよび単位長当たりの第２水平
サンプルサイズを有するディジタル出力信号に変換する
本発明のビデオフォーマット変換器は、 ａ）該ディジタル入力信号を格納する第１メモリ手段
と、 ｂ）複数の処理セルであって、各セルが、 ｉ）該ディジタル入力信号の単位長当たりの該第１水平
サンプルサイズを、第１期間中に、単位長当たりの該第
２水平サンプルサイズに変換する水平リサンプリング手
段と、 ｉｉ）該水平リサンプリング手段における変換後に、該
第２水平サンプルサイズを有する該ディジタル入力信号
を格納する第２メモリ手段と、 ｉｉｉ）該第２水平サンプルサイズを有する該ディジタ
ル入力信号の単位長当たりの該第１垂直サンプルサイズ
を、第２期間中に、単位長当たりの該第２垂直サンプル
サイズに変換する垂直リサンプリング手段と、 ｉｖ）該垂直リサンプリング手段における変換後に、該
第２垂直サンプルサイズを有する該ディジタル入力信号
を格納する第３メモリ手段とを有する、複数の処理セル
と、 ｃ）該複数の処理セルのそれぞれからの該第２垂直サン
プルサイズを有する該ディジタル入力信号を格納する第
４メモリ手段とを有し、該格納された信号が該ディジタ
ル出力信号を構成し、そのことにより上記の目的が達成
される。

【００１３】好ましい実施態様によると、前記処理セル
のそれぞれに対して、前記水平リサンプリング手段およ
び前記垂直リサンプリング手段は、単一なリサンプリン
グプロセッサ手段を備え、そのことにより上記目的を達
成する。

【００１４】本発明のビデオフォーマット変換器は、前
記第２水平サンプルサイズを有する前記ディジタル入力
信号を前記第２メモリ手段に格納される垂直フォーマッ
トに置き換えるための、前記処理セルのそれぞれを接続
する水平−垂直スイッチング手段をさらに有してもよ
い。

【００１５】本発明のビデオフォーマット変換器は、前
記第２垂直サンプルサイズを有する前記ディジタル入力
信号を前記第３メモリ手段に格納される水平フォーマッ
トに置き換えるための、前記処理セルのそれぞれを接続
する垂直−水平スイッチング手段をさらに有してもよ
い。

【００１６】前記水平−垂直スイッチング手段および前
記垂直−水平スイッチング手段は、単一なスイッチング
手段を有してもよい。

【００１７】前記複数の処理セルが２から８個の範囲で
あってもよい。

【００１８】前記ディジタル入力信号は、該ディジタル
入力信号が、前記第１メモリ手段に書き込まれるレート
の２倍のレートで該第１メモリ手段から読み出されても
よい。

【００１９】前記ディジタル出力信号は、前記複数の処
理セルのそれぞれからの前記第２垂直サンプルサイズを
有する前記ディジタル入力信号が前記第４メモリ手段に
書き込まれるレートの１／２のレートで、該第４メモリ
手段から読み出されてもよい。

【００２０】前記ディジタル入力信号は並列ラインオリ
エンテーションを有し、前記ディジタル出力信号は並列
ラインオリエンテーションを有し、 ａ）前記第１メモリ手段のそれぞれに該ディジタル入力
信号を格納する前に、該並列ライン配向されたディジタ
ル入力信号をデマルチプレクスする直列−並列ラインデ
マルチプレクサと、 ｂ）前記第４メモリ手段のそれぞれに格納された前記信
号のそれぞれをマルチプレクスし、該ディジタル出力信
号を該並列ラインオリエンテーションで生成する並列−
直列ラインマルチプレクサと、をさらに有してもよい。

【００２１】前記ディジタル入力信号は並列ラインオリ
エンテーションを有し、前記ディジタル出力信号は並列
サンプルオリエンテーションを有し、 ａ） 前記第１メモリ手段のそれぞれに該ディジタル入
力信号を格納する前に、該並列ライン配向されたディジ
タル入力信号をデマルチプレクスする直列−並列ライン
デマルチプレクサと、 ｂ）前記第４メモリ手段のそれぞれに格納された前記信
号のそれぞれをマルチプレクスし、該ディジタル出力信
号を該並列ラインサンプルオリエンテーションで生成す
る並列サンプルマルチプレクサと、をさらに有してもよ
い。

【００２２】前記ディジタル入力信号は並列サンプルオ
リエンテーションを有し、前記ディジタル出力信号は並
列ラインオリエンテーションを有し、 ａ）前記第１メモリ手段のそれぞれに該ディジタル入力
信号を格納する前に、該並列サンプル配向されたディジ
タル入力信号をデマルチプレクスする並列サンプルデマ
ルチプレクサと、 ｂ） 前記第４メモリ手段のそれぞれに格納された前記
信号のそれぞれをマルチプレクスし、該ディジタル出力
信号を該並列ラインオリエンテーションで生成する並列
−直列ラインマルチプレクサとをさらに有してもよい。

【００２３】少なくとも１つのサンプルを有するディジ
タル入力信号の水平および垂直サンプル情報を処理し、
サンプル化されたデータディジタル出力信号を生成する
本発明の方法は、該ディジタル入力信号サンプルが、単
位長当たりの第１垂直サンプルサイズの複数の垂直列お
よび単位長当たりの第１水平サンプルサイズの複数の水
平ラインを有し、該ディジタル出力信号が、単位長当た
りの第２垂直サンプルサイズの複数の垂直列および単位
長当たりの第２水平サンプルサイズの複数の水平ライン
を有し、該方法は、 ａ）該ディジタル入力信号の第１水平ラインを第１メモ
リ装置から読み出す工程と、 ｂ）該ディジタル入力信号の該第１水平ラインを、第１
垂直列として第２メモリ装置に格納する工程と、 ｃ）該第１メモリ装置からの該水平ラインのすべてが、
垂直列として該第２メモリ装置に格納されるまで、該第
１メモリ装置に中間ディジタル信号として格納されてい
る該ディジタル入力信号の後続の各水平ラインについて
工程（ａ）および（ｂ）を繰り返す工程と、 ｄ）該中間ディジタル信号の第１水平ラインを該第２メ
モリから読み出す工程と、 ｅ）該中間ディジタル信号の該第１水平ラインを処理す
る工程と、 ｆ）該中間ディジタル信号の該第１水平ラインを、該デ
ィジタル出力信号の第１水平ラインとして該第１メモリ
装置に格納する工程と、 ｇ）該処理が完了し、該第２メモリ装置の該水平ライン
のすべてが、該ディジタル出力信号として、該第１メモ
リ装置に格納されるまで、該第２メモリ装置に格納され
ている該中間ディジタル信号の後続の各水平ラインにつ
いて工程（ｄ）、（ｅ）および（ｆ）を繰り返す工程と
を包含し、そのことにより上記目的が達成される。

【００２４】ディジタル入力信号の水平および垂直サン
プル情報を処理する際に、ディジタル出力信号の水平お
よび垂直成分を示す所定数のビットのアドレスを生成
し、少なくとも１つのサンプルを有する該ディジタル出
力信号を生成する本発明の方法は、該ディジタル出力信
号サンプルが、単位長当たりの垂直サンプルサイズの垂
直成分および単位長当たり水平サンプルサイズの水平成
分を有し、該方法は、 ａ）該所定数のビットの第１部分を、該ディジタル出力
信号の該水平成分を示すのに用いるように割り当てる工
程と、 ｂ）該所定数のビットの第２部分を、該ディジタル出力
信号の該垂直成分を示すのに用いるように割り当てる工
程と、 ｃ）該水平成分または該垂直成分のいずれかが、該水平
または垂直成分のそれぞれの該サイズを示すためにさら
にビットを必要とするかどうかを決定する工程と、 ｄ）該所定数のビットの第３部分を、工程（ｃ）で決定
されたように、該水平成分または該垂直成分のいずれか
を示すのに用いるように割り当てる工程と、を包含し、
そのことにより上記の目的が達成される。

【００２５】前記ディジタル出力信号の前記水平および
垂直成分を示す所定数のビットのアドレスを生成する方
法であって、該アドレスが１９ビットからなり、該所定
数のビットの該第１部分が８ビットに等しく、該所定数
のビットの該第２部分が８ビットに等しく、該所定数の
ビットの該第３部分が３ビットに等しくてもよい。

【００２６】本発明は、垂直および水平画像要素（画
素）解像度を有するディジタル入力信号を、異なる水平
および垂直画素解像度を有するディジタル出力信号に変
換するシステムを有する。ディジタル入力信号が、入力
信号を格納する第１のメモリに与えられる。水平リサン
プリングフィルタが、ディジタル入力信号の正規化され
た水平ディメンションを所望の出力信号の正規化された
水平ディメンションに変換するために用いられる。出力
信号の垂直ディメンションが水平オリエンテーションに
あるように、水平リサンプリング手段の出力信号が置き
換えられる。それから、置き換えられた信号は第２のメ
モリに格納される。

【００２７】第２のメモリのリサンプリングされた水平
ディメンションを有する置き換えられた信号が、置き換
えられた信号の垂直ディメンション情報を、出力信号の
所望のフォーマットに変換する垂直リサンプリングフィ
ルタに与えられる。それから、この垂直にリサンプリン
グされた信号は、水平および垂直ディメンションがディ
ジタル入力信号と同じオリエンテーションであるよう
に、置き換えられる。それから、新しく置き換えられた
信号は、ディジタル出力信号として第３のメモリに格納
される。

【００２８】

【発明の実施の形態】図１は、本発明によるビデオリサ
イジングシステム１０の一例を示す。システム１０は、
テレビ／ビデオ信号に対応するディジタル信号情報を１
つのサンプルフォーマットにおける１つの入力信号とし
て取り、ディジタル信号情報を入力信号フォーマットと
は異なるサンプルフォーマットで出力するディジタルフ
ィルタシステムである。システム１０は、下記のよう
に、入力信号を水平方向および垂直方向に処理し得る一
次元フィルタシステムである。本願に記載する実施態様
では、信号情報は、水平オリエンテーション（即ち、行
方向）でフィルタシステムに読みとられてリサンプリン
グされる。

【００２９】システム１０は、特別なビデオリサイジン
グフォーマット変換用に設計されているのではなく、任
意のビデオラインフォーマットを任意のサイズにリサイ
ジングし得るフレキシブル補間フィルタアーキテクチャ
として設計されている。リサイジングは、ディジタル信
号からアナログ信号への変換処理をしないでディジタル
ドメインで実施される。

【００３０】本発明によるビデオリサイジングは、３つ
のエリアまたは変換領域に分割される。第１のエリア
は、アップサンプリングである。ここでは、入力ディジ
タルサンプルは、より高いサンプリングレートを有する
ディジタルサンプルフォーマットへ変換される。例え
ば、標準精細テレビ信号（standard definition televi
sion signal）（即ち、１ライン当たり７２０のサンプ
ル）から高精細テレビ信号（high definition televisi
on signal）（即ち、１ライン当たり１９２０のサンプ
ル）への変換が挙げられる。第２のエリアは、ダウンサ
ンプリングである。ここでは、出力信号情報の１ライン
当たりの所望のサンプルに対する入力信号情報の１ライ
ン当たりのサンプルの比は、０．５より大きく、１．０
未満である。ダウンサンプリングの例としては、ワイド
スクリーンテレビ（１６：９のアスペクト比、即ち、１
ライン当たり９６０のサンプル）から標準精細テレビ
（４：３のアスペクト比、即ち、１ライン当たり７２０
のサンプル）への変換が挙げられる。最後に、第３のエ
リアは、まびきである。ここでは、出力サンプルフォー
マットに対する入力サンプルの比は、０．５以下であ
る。まびきの例としては、高精細テレビ（即ち、１ライ
ン当たり１９２０のサンプル）から標準精細テレビ（即
ち、１ライン当たり７２０のサンプル）への変換が挙げ
られる。

【００３１】システム１０は、３つのフィルタを有す
る。３つのフィルタとは、デシメーティングフィルタ１
２、帯域制限フィルタ１４、および補間フィルタ１８で
ある。デシメーティングフィルタ１２および帯域制限フ
ィルタ１４は、ブロック１６として示すように、単一な
集積回路チップに組み合わせられ得る。まびきの前にさ
らに帯域制限が行われ得る。

【００３２】アップサンプリングモードでは、デシメー
ティングフィルタ１２および帯域制限フィルタ１４は、
入力データをフィルタせず、その代わりに、「全パス」
フィルタとして動作する。これは、入力データをより高
いサンプルフォーマットにアップサンプリングするのに
は補間フィルタ１８で十分であり、帯域制限を必要とし
ないからである。次に、補間フィルタ１８は、より高い
出力サンプルレートフォーマットによって必要とされる
サンプルをさらに生成するようにプログラムされ得る。

【００３３】ダウンサンプリングモードでは、デシメー
ティングフィルタ１２は、入力サンプルデータをフィル
タしない（即ち、デシメーティングフィルタ１２は、全
パスフィルタとして動作する）。なぜなら、より高い入
力サンプルデータの帯域幅は、より低いサンプリングフ
ォーマットには高すぎないからである。ディジタル信号
が帯域制限なしに単にダウンサンプリングされる場合、
その結果は、エイリアジングされ得る。それ故、ダウン
サンプリングする前に入力信号の帯域幅を制限する必要
がある。従って、帯域制限フィルタ１４は、補間フィル
タ１８によるダウンサンプリングの前に、入力信号の帯
域幅を低減させるように作用する。

【００３４】帯域制限フィルタ１４は、係数逓減率（sc
aling factor）によって決定されるフィルタ係数のバン
クから選択し得る有限インパルス応答 (ＦＩＲ）フィル
タであり得る。係数逓減率は、出力サンプルレートに対
する入力サンプルレートの比である。帯域制限フィルタ
１４は、補間フィルタ１８におけるエイリアジングの発
生を防止するように十分に入力信号の帯域幅を低減させ
る。

【００３５】第３モードは、ダウンサンプリングプロセ
スにおいてまびきを必要とする。係数逓減率が０．５未
満の場合、帯域制限フィルタ１４のみを用いた、より高
い入力サンプルレートフォーマットからより低い出力サ
ンプルレートフォマットへの変換の質は、悪影響を与え
られ得る。なぜなら、帯域制限フィルタ１４は、補間の
前に帯域幅を十分に低減させ得ないからである。係数逓
減率が０．５未満の場合、デシメーティングフィルタ１
２は、例示する実施態様においては、整数量によって入
力データをまびく。例示する実施態様において、デシメ
ーティングフィルタ１２は、例えば、Ｈａｒｒｉｓ Ｈ
ＳＰ４３１６８集積回路であり得る。この特定のデシメ
ーティングフィルタは、入力データを２、４または８の
ファクタでまびく。当業者によって理解されるように、
異なる集積回路および／または他の回路を必要とする、
さらなるまびきは、本発明の記載の範囲内に十分含まれ
る。例えば、デシメーティングファクタを増加させるた
めに、２つのＨａｒｒｉｓＨＳＰ４３１６８チップを直
列に使用することも可能である。図１に示す実施態様に
戻ると、帯域制限フィルタ１４に入る前に、入力サンプ
ルは、２、４または８のファクタでまびかれ、そのオリ
ジナルサンプルレートの１／２、１／４、または１／８
のサンプルレートを成し遂げ、帯域幅をさらに低減させ
る。Ｈａｒｒｉｓフィルタはまた、デシメーティングフ
ィルタおよび帯域制限フィルタの組み合わせとして動作
して、アップサンプリングおよびダウンサンプリングモ
ードに対して帯域制限を提供する簡単なＦＩＲフィルタ
動作が可能である。

【００３６】１ライン当たり１９２０のサンプルのサン
プルレートを有する入力信号が１ライン当たり７２０の
サンプルのＳＤＴＶのサンプルフォーマットにリサイズ
されるならば、システム１０のデシメーティングモード
（モード３）が使用されるであろう。１ライン当たり１
９２０のサンプルの入力信号は、１／２（デシメーティ
ングファクタ２）のまびきが起こるデシメーティングフ
ィルタ１２に入る。これにより、１つおきにサンプルが
引き離される、即ち、入力信号サンプルの１／２しか使
用されない。２は、１９２０に分割され得る最大整数で
あり、７２０の所望の出力サンプルレート以上の結果を
もたらす。次に、９６０のサンプルのまびかれた信号
は、帯域制限フィルタ１４に入り、そこで、信号の帯域
幅が低減される。帯域幅が低減した９６０のサンプル
は、次に、補間フィルタ１８に入り、そこで、ダウンサ
イジング補間が起こり、９６０のサンプルは７２０のサ
ンプルに変換される。次に、７２０のサンプルは、補間
フィルタ１８から出力される。

【００３７】図２は、一次元ビデオリサイジングシステ
ム２０を示す。ビデオリサイジングシステム２０は、シ
ステム１０の３つのフィルタ成分を取り、デシメーティ
ングフィルタ１２と帯域制限フィルタ１４との間にＦＩ
ＦＯメモリバッファ２２を加え、帯域制限フィルタ１４
と補間フィルタ１８との間にＦＩＦＯメモリバッファ２
４を加えている。ＦＩＦＯメモリバッファ２２および２
４は、ラインバッファメモリ（先入れ先出しメモリ回
路）である。ＦＩＦＯメモリバッファ２２および２４
は、次の回路フェーズに入る前にデータを保持する。例
えば、係数低減率２を用いるデシメーティングモードに
おいては、デシメーティングフィルタ１２は、サンプル
を１つ置きにＦＩＦＯ２２に書き込む。次に、帯域制限
フィルタ１４は、帯域制限動作を行うときに、すべての
サンプル（合計９６０のサンプル）をＦＩＦＯ２２から
読み出す。ＦＩＦＯ２２がない場合には、帯域制限フィ
ルタ１４は、（デシメーティングファクタを２と仮定し
た場合）入力サンプルに対して１つ置きに動作し、その
動作を絶え間なく停止および開始する帯域制限フィルタ
１４を必要とする。ＦＩＦＯ２２は、帯域幅フィルタ１
４の絶え間ない動作を可能にする。

【００３８】上述した３つのモードのそれぞれに対して
３ラインとして例示した、システム２０の動作の一例を
図４（ａ）、図４（ｂ）、および図４（ｃ）に示す。

【００３９】図４（ａ）は、画像の水平ライン中のサン
プルの数を増加させるアップサンプリングモードで動作
するシステム２０を示す。デシメーティングフィルタ１
２、帯域制限フィルタ１４、および補間フィルタ１８
は、水平同期パルス信号Ｈに対するタイムシーケンスに
おいて示される。入力データの第１ラインがシステム２
０のデシメーティングフィルタ１２に入ると、デシメー
ティングフィルタ１２は、全パスフィルタとして動作
し、帯域制限フィルタ１４および補間フィルタ１８は非
活性である。なぜなら、これらのフィルタにはデータが
到達していないからである。第２ラインインターバルに
おいて、デシメーティングフィルタ１２および帯域制限
フィルタ１４は、両方とも、全パスフィルタとして作用
し、補間フィルタ１８はまだ非活性のままである。第３
ラインインターバルにおいて、デシメーティングフィル
タ１２および帯域制限フィルタ１４は、全パスフィルタ
として動作し、補間フィルタ１８は、ビデオ情報の第１
ラインに対応する入力データを補間する。第４ラインイ
ンターバル中には、デシメーティングフィルタ１２およ
び帯域制限フィルタ１４は全パスフィルタとして動作
し、補間フィルタ１８は、ビデオ情報の第２ラインを補
間する。これは、システム２０に入力されるビデオ情報
の各ラインに対して続行する。

【００４０】図４（ｂ）は、システム２０のダウンサン
プリングモードにおける動作をタイムラインフォーマッ
トで示す。この実施例において、水平ラインにおけるサ
ンプルの数は減少する。水平同期信号Ｈの第１ラインイ
ンターバルにおいて、デシメーティングフィルタ１２
は、全パスフィルタとして動作し、帯域制限フィルタ１
４および補間フィルタ１８は、非活性である。第２ライ
ンインターバルにおいて、デシメーティングフィルタ１
２は、全パスフィルタとして動作し、帯域制限フィルタ
１４は、情報の第１ラインの帯域を制限する。補間フィ
ルタ１８は、この第２ラインインターバルにおいてまだ
非活性である。第３ラインインターバルにおいて、デシ
メーティングフィルタ１２は、まだ全パスフィルタとし
て動作し、帯域制限フィルタ１４は、データの第２ライ
ンの帯域幅を制限する。データの第１ラインは、補間フ
ィルタ１８に到達し、そこで、ダウンサンプリングのた
めの補間が起こる。第４ラインインターバルにおいて
は、デシメーティングフィルタ１２は、全パスフィルタ
として動作し、帯域制限フィルタ１４は、入力データの
第３ラインの帯域幅を制限する。補間フィルタ１８は、
入力データの第２ラインを補間する。

【００４１】図４（ｃ）は、システム２０のデシメーテ
ィングモードにおける動作をタイムラインフォーマット
で示す。このモードは、ダウンサンプリングが２より大
きいファクタによって行われるときに用いられる。第１
サイクルにおいて、デシメーティングフィルタ１２は、
情報の第１ラインをまびく。１９２０のサンプルから最
終出力を７２０のサンプルにする場合には、入力サンプ
ルの数を１／２に低減するために係数逓減率２が用いら
れる。第１水平ラインインターバルにおいて、帯域制限
フィルタ１４および補間フィルタ１８は非活性である。
第２ラインインターバルにおいて、デシメーティングフ
ィルタ１２は、情報の第２ラインをまびく。帯域制限フ
ィルタ１４は、水平ラインインターバルの第１ハーフに
おいて情報の第１ラインの帯域幅を制限し、第２ハーフ
において非活性である。帯域制限フィルタ１４は、水平
ラインインターバルの第１ハーフにおいてのみ動作す
る。なぜなら、まびき後は、オリジナル入力信号の１／
２のみが存在するからである。補間フィルタ１８もま
た、水平ラインインターバルの１／２においてのみ動作
する。第３水平ラインインターバルにおいて、デシメー
ティングフィルタ１２は、入力データの第３ラインをま
びき、帯域制限フィルタ１４は、水平ラインインターバ
ルの１／２において第２ラインの帯域幅を制限する。補
間フィルタ１８は、水平ラインインターバルの１／２に
おいて入力データの第２ラインを補間する。同様のセッ
トの動作が、第４およびそれに続く水平ラインインター
バルにおいて起こる。

【００４２】異なるクロックレートでもフィルタを動作
させることは可能である。例えば、デシメーティングフ
ィルタ１２は、第１クロックレートで動作し、その間、
帯域制限フィルタ１４は、デシメーティングフィルタ１
２のクロックレートの１／２で動作する。このように、
データは，ＦＩＦＯ２２に対してより速いレートで書き
込まれ、ＦＩＦＯ２２からより遅いレートで読み出され
る。デシメーティングフィルタ１２が、データを保持し
ている場合、そのデータフローは、一定のようである
（即ち、非活性の期間がない）。

【００４３】図３は、ビデオリサイジングシステム３０
を示す。ビデオリサイジングシステム３０は、本発明の
他の実施態様であり、ここで、デシメーティングフィル
タ１２はまた、帯域制限能力を有し、帯域制限フィルタ
１４および補間フィルタ１８は、単一の半導体チップ２
６として組み合わせられる。フィードバックパス２８
は、帯域制限動作後のデータを入力Ｙに戻して補間動作
を実施する。もう１つのＦＩＦＯ３２は、補間回路２６
における補間後に動作し得る。ＦＩＦＯ３２には、実施
される補間に対応するデータがロードされ得る。

【００４４】コンピュータ３４は、システム３０内に設
けられているフィルタを制御するために、システム３０
に接続されている。コンピュータ３４は、マイクロプロ
セッサ、キーボード、ディスプレイ、記憶装置、および
システム３０への接続用入力／出力（Ｉ／Ｏ）ハードウ
ェアを有する。

【００４５】図５（ａ）、図５（ｂ）、および図５
（ｃ）は、システム３０のアップサンプリングモード、
ダウンサンプリングモード、およびデシメーティングモ
ードにおける動作を例示する。図５（ａ）において、デ
シメーティングフィルタ１２は、画像の全水平ラインに
対して全パスフィルタとして動作する。帯域制限／補間
フィルタ２６は、第１水平ラインインターバルにおいて
非活性である。第２およびそれに続くラインインターバ
ルにおいて、フィルタ２６は、フィルタ１２を通過した
前のラインを補間する。

【００４６】図５（ｂ）は、システム３０のダウンサン
プリングモードにおける動作を例示する。ダウンサンプ
リングモードにおいて、フィルタ１２は、各水平ライン
インターバルにおいて、帯域制限フィルタとして動作す
る。第１水平ラインインターバルにおいて、フィルタ２
６は非活性である。第２およびそれに続くラインインタ
ーバルにおいて、フィルタ２６は、前のラインインター
バルにおいて帯域制限された前の入力ラインを補間す
る。

【００４７】図５（ｃ）は、システム３０のデシメーテ
ィングモードにおける動作を例示する。各水平ラインイ
ンターバルにおいて、フィルタ１２は、現在の入力ライ
ンをまびく。第１ラインインターバルにおいて、フィル
タ２６は非活性である。第２およびそれに続くラインイ
ンターバルにおいて、フィルタ２６は前のラインインタ
ーバルにおいてまびかれた信号の帯域制限動作を実施す
る。ラインインターバルの第２ハーフにおいて、フィル
タ２６は、その補間動作を実施する。

【００４８】補間フィルタ１８および帯域制限／補間フ
ィルタ２６は、本発明の実施態様において、Ｇｅｎｎｕ
ｍ ＧＦ９０１０１フィルタであり得る。このフィルタ
は、補間および簡単なＦＩＲフィルタを実施できるマル
チフェーズＦＩＲフィルタ集積回路である。この回路
は、デュアル入力ポートマルチプレクシング能力を有
し、２つのフィルタ動作（即ち、デシメーティングモー
ド）を同時に可能にする。デシメーティングモードで
は、システム３０のデシメーティングフィルタ１２は、
入力データをまびき、入力データの半分未満を帯域制限
／補間フィルタ２６に通すように残す。従って、フィル
タ２６は、帯域制限動作および補間動作を同時に実施す
る時間が十分ある。

【００４９】システム３０のデシメーティングフィルタ
１２および帯域制限／補間フィルタ２６は、本発明の実
施態様において、選択可能なフィルタ係数の個別のメモ
リバンクを有する。デシメーティングフィルタ１２は、
各８タップの３２ロケーションからなるメモリを有す
る。メモリロケーション０〜１９は、デシメーティング
フィルタ用タップ重みづけ係数を有し、ロケーション２
０〜３１は、帯域制限フィルタ用タップ重みづけ係数を
有する。例示する実施態様においてＨａｒｒｉｓ集積回
路を使用して、フィルタ１２は、フォールドオーバフィ
ルタアーキテクチャを使用し得る。わずか８タップから
なるが、このメモリは、１５タップフィルタを実行し得
る。従って、メモリに格納されるタップ値は、完成フィ
ルタの半分しか示さない（これによって、 Ｈａｒｒｉ
ｓ集積回路の、対称フィルタが使用され得る応用への使
用が制限される）。

【００５０】デシメーティングモードに使用されるフィ
ルタ長は、簡単なＦＩＲフィルタよりも長い。例えば、
ファクタ２によってまびくとき、３１タップフィルタが
使用される。この場合、各タップに対して２つの個別の
メモリロケーションが必要である。ファクタ４によって
まびくとき、６３タップフィルタが使用され、各タップ
に対して４つの個別のメモリロケーションが必要であ
る。ファクタ８によってまびくとき、１２７タップフィ
ルタが使用され、集積回路は、タップ当たり８個のメモ
リロケーションを有するように構成される。

【００５１】

【表１】

【００５２】Ｇｅｎｎｕｍ ＧＦ９１０１チップを用い
る実施態様における帯域制限／補間フィルタ２６のメモ
リは、ロケーション当たり１２タップ重みづけ係数を１
０８ロケーションを受け入れる能力を持っている。メモ
リロケーション０〜９５は、ソフトウェアでは変更され
得ない補間フィルタを有する。デシメーティングモード
で使用される帯域制限フィルタは、ロケーション９６〜
１０７に保持される。以下の表は、帯域制限／補間フィ
ルタ２６のメモリ内容のリストである。

【００５３】

【表２】

【００５４】実施態様において、システム３０の動作モ
ードは、６つの異なるフィルタ特徴に分割された。これ
らのフィルタ特徴を、以下に表に示す。

【００５５】

【表３】

【００５６】例えば、活性入力サンプルの数が１９２０
（即ち、インターレースされたＨＤＴＶに対して）およ
び所望の活性出力サンプルの数が１２８０（即ち、プロ
グレッシブなＨＤＴＶに対して）の場合、係数逓減率
は、１２８０÷１９２０＝２／３として計算される。上
記の表から、この変換には、システム３０のデシメーテ
ィングフィルタ１２の帯域制限フィルタ部分として、水
平／垂直フィルタ＃６が必要であることが分かる。

【００５７】デシメーティングモードで動作するとき、
フィルタ１２は、係数逓減率が０．２５より大きく、
０．５以下の場合、ファクタ２でまびく。係数逓減率が
０．１２５より大きく、０．２５以下の場合、デシメー
ティングフィルタ１２は、ファクタ４でまびく。係数逓
減率が０．１２５以下の場合、デシメーティングフィル
タ１２は、ファクタ８でまびく。

【００５８】デシメーティングモードで動作するとき、
帯域制限／補間フィルタ２６は、帯域制限モードで動作
する。使用される特定の帯域制限フィルタは、帯域制限
の前に起こるまびきを考慮して選択される。例えば、高
精細テレビが標準精細テレビに変換されるとき、係数逓
減率は、７２０÷１９２０＝０．３７５である。係数逓
減率は、０．５より小さいので、システム３０は、デシ
メーティングモードで動作する。一旦、デシメーティン
グフィルタ１２が入力サンプルをファクタ２でまびく
と、９６０のサンプルが、まずＦＩＦＯ２２、そして帯
域制限／補間フィルタ２６に与えられる。フィルタ２６
は、９６０サンプルから７２０サンプルに信号の解像度
を帯域制限する。次に、フィルタＢの係数逓減率は、７
２０÷９６０＝０．７５になる。上記の表を用いると、
０．７５の係数逓減率では、フィルタ２６の帯域制限フ
ィルタ＃５を使用することになる。従って、デシメーテ
ィングフィルタ１２の係数逓減率は、帯域制限／補間フ
ィルタ２６とは異なる。

【００５９】図６（ａ）、図６（ｂ）、および図６
（ｃ）は、システム３０に示すデシメーティングフィル
タ１２のフィルタ応答グラフの例を示す。これらの図面
のそれぞれにおいて、ｆ_nは、ナイキスト周波数に等し
い。図６（ａ）は、２：１まびきにおけるフィルタ応答
を示す。図６（ｂ）は、４：１まびきにおけるフィルタ
応答を示す。図６（ｃ）は、８：１まびきにおけるフィ
ルタ応答を示す。

【００６０】図７（ａ）〜図７（ｆ）は、システム３０
で用いられる帯域制限フィルタ２６をフィルタ応答グラ
フの例を示す。図７（ａ）〜図７（ｆ）は、上記の表３
に挙げられるフィルタ１から６に対応する。

【００６１】例えば、図７（ａ）を参照すると、１以上
の係数逓減率で、水平／垂直フィルタ＃１を用いる場
合、図７（ａ）に示す全パス周波数応答特性が得られ
る。同様に、図７（ｂ）を参照すると、１．０以下で１
１／１２よりも大きい係数逓減率で、水平／垂直フィル
タ＃２を用いる場合、図７（ｂ）に示すフィルタ応答特
性が得られる。その他の図７（ｃ）から図７（ｆ）は、
それぞれ、水平／垂直フィルタ＃３〜＃６が用いられる
ときの周波数特性に対応する。

【００６２】ＳＤＴＶインターレースされた出力信号を
扱うとき、活性垂直サイズは、フルフレームの活性ライ
ンの数に等しい。ＳＤＴＶインターレースフォーマット
に変換するとき、システム３０などのビデオリサイジン
グシステムは、プログレッシブ（非インターレースされ
た）出力信号を生成する。次に、他の出力プロセッサ
（不図示）は、ラインを一本置きに落とし、インターレ
ースされたフォーマット出力信号を生成する。

【００６３】動作中、表１および表２に挙げられるフィ
ルタは、コンピュータ３４（図３）に格納されるコンピ
ュータファイルに含まれる。このファイルは、例えば、
パーソナルコンピュータ３４のハードディスクドライブ
などの記憶装置に含まれ得る。ハードディスクドライブ
以外の記憶手段およびパーソナルコンピュータ以外のプ
ロセッサ手段は、当業者に理解され得るように、これら
の目的に使用され得る。システム３０などのビデオリサ
イジングシステムを動作するフォーマット制御器は、所
望のフォーマット変換を実施するのに必要なフィルタ係
数を構成する際にこのファイルを用いる。例示する実施
態様において、コンピュータ３４に格納される個別コン
ピュータプログラムは、第１のコンピュータファイルに
含まれるフィルタ情報から第２のコンピュータファイル
を構成するために使用される。第２のコンピュータファ
イルは、システム３０による使用に適した形式である。

【００６４】他の実施態様において、ユーザは、デシメ
ーティングフィルタ１２または帯域制限フィルタ２６に
対する特定のフィルタ係数を提供し得る。フィルタ係数
を提供することによって、図６（ａ）〜図６（ｃ）およ
び図７（ａ）〜図７（ｆ）に示す周波数応答曲線とは異
なる周波数応答曲線を有するフィルタ特性を発生し得
る。

【００６５】

【表４】

【００６６】表４は、例示する実施態様において使用さ
れるフィルタが、ユーザによって提供される入力ファイ
ル中に現れる順番を示す。例示するフォーマットは、輝
度（Ｙ）およびクロミナンス（Ｃ）に対する個別のセッ
トのフィルタ係数を用いる。従って、Ｃフィルタは、同
一のフォーマットを有するＹフィルタの直後にくる。

【００６７】システム３０を用いた例示的な変換動作の
他の例を以下に示す。第１の例は、１１２５ラインを有
するインターレースフォーマットの画像から、５２５の
ラインを有するプログレッシブフォーマットの画像への
変換である。この変換では、水平ディメンション成分
は、１ライン当たり１９２０のサンプルから１ライン当
たり７２０のサンプルにダウンサンプルされ、垂直ディ
メンション成分は、１列当たり５１８の活性サンプルか
ら１列当たり４８４の活性サンプルにダウンサンプルさ
れる。変換の第１工程において、ビデオリサイジングに
どのフィルタを用いるかが決定される。

【００６８】水平リサイジングに対しては、係数逓減率
は、７２０÷１９２０＝０．３７５に決定される。従っ
て、デシメーティングフィルタ１２は、デシメーティン
グファクタ２を用いるデシメートモード（モード３）で
動作し得る。帯域制限／補間フィルタ２６の係数逓減率
は、デシメーティングフィルタ１２の係数逓減率とは異
なる。フィルタ２６の係数逓減率は、７２０÷９６０＝
０．７５である。この差は、オリジナル入力の１９２０
をファクタ２でまびくことによって得られた９６０の入
力を有するフィルタ２６の結果である。このモードにお
いて、変換に必要なフィルタは、デシメーティングフィ
ルタ１２として水平２：１デシメーティングフィルタ、
およびフィルタ２６として水平／帯域制限フィルタであ
る。フィルタ２６に対する帯域制限応答を設計する場
合、フィルタ２６は、ナイキスト周波数の０．７５未満
に帯域幅が制限されなければならない。

【００６９】垂直ディメンション変換に対しては、係数
逓減率は、４８４÷５１８＝０．９３４である。従っ
て、デシメーティングフィルタ１２は、帯域制限モード
で動作する。このモードにおいて、使用されるフィルタ
は、デシメーティングフィルタ１２として全パスフィル
タである。フィルタ２６の帯域制限フィルタは、このモ
ードでは必要ない。

【００７０】第２の例としては、１１２５ラインのイン
ターレースフォーマットの信号から５２５ラインのイン
ターレースフォーマットの信号への変換が挙げられる。
この変換に対しては、水平ディメンション成分は、１ラ
イン当たり１９２０サンプルから１ライン当たり７２０
サンプルにダウンサンプルされ、垂直ディメンション成
分は、１列当たり５１８サンプルから１列当たり４８４
サンプルにダウンサンプルされる。出力として生成され
る１フィールド当たりの実際の行数は２４２である。シ
ステム３０はプログレッシブ（非インターレース）出力
信号を生成するため、１フレーム当たり４８４の垂直行
が必要である。前述のように、本発明を用いてインター
レースされた出力信号を生成するために、１ライン置き
に切り捨てられる。

【００７１】この第２の例では、目的のフィルタは、前
述の例（１１２５インターレースから５２５プログレッ
シブ）で記載したフィルタと同一である。

【００７２】第３の変換では、１ライン当たり５２５の
プログレッシブフォーマットのサンプルが、１ライン当
たり１１２５のインターレースフォーマットのサンプル
に変換される。この変換では、水平ディメンションは、
１ライン当たり７２０のサンプルから１ライン当たり１
９２０のサンプルにアップサンプルされ、垂直ディメン
ションは、１列当たり４８４の活性サンプルから１列当
たり５１８の活性サンプルにアップサンプルされる。水
平変換の係数逓減率は、１９２０÷７２０＝２．６６７
である。従って、デシメーティングフィルタ１２は、全
パスフィルタモードで動作し、帯域制限／補間フィルタ
２６は、帯域制限機能を実施しない。垂直変換では、係
数逓減率は、５１８÷４８４＝１．０７である。このモ
ードでは、デシメーティングフィルタ１２は、全パスフ
ィルタモードで動作し、フィルタ２６は、帯域制限動作
を実施しない。

【００７３】例示する実施態様において、システム３０
は、図８および図９にそれぞれ示す、ディジタル入力処
理フロントエンドおよびディジタル出力処理バックエン
ドを有する。

【００７４】ディジタル入力プロセッサ４０は、信号を
並列接続を介して入力する並列入力ブロック４２を有す
る。例えば、ＨＤＴＶ源信号は、８ビット並列形式で受
信され得る。ディジタル入力プロセッサ４０はまた、２
７０ＭｂｐｓのＳＤＴＶビデオ信号などのディジタル直
列入力信号、または３６０Ｍｂｐｓのワイドスクリーン
標準精細ＴＶ（ＷＳＤＴＶ）ビデオ信号もしくは高精細
ＴＶ（ＥＤＴＶ）ビデオ信号を受信する直列入力セクシ
ョンを有する。並列入力ブロック４２では、ＥＣＬ信号
は、ＴＴＬレベルに変換（translate）されて処理され
る。例示する実施態様において、直列ディジタル入力ブ
ロック４４は、Ｇｅｎｎｕｍ直列受信機ＧＳ９００５、
自動同調サブシステム（ＧＳ９０１０）、およびデコー
ダ（ＧＳ９０００）を用いて直列入力信号を受信する。
ディジタル化されたアナログ入力ブロック４６は、アナ
ログ−ディジタル変換器からディジタル化されたアナロ
グ信号を受信するのに用いられる。これは、アナログ入
力信号が用いられる場合に必要である。入力信号の種々
の成分がディジタル入力ボード４０に与えられた後、こ
れらの成分は、マトリクスブロック４８およびガンマテ
ーブルブロック４９で処理される。マトリクスブロック
４８は、ＲＧＢ源を、輝度信号（Ｙ）、ならびに本発明
の例示する実施態様において信号を処理する際に使用さ
れる（Ｒ−Ｙ）および（Ｂ−Ｙ）色差信号（即ち、ＹＣ
ｒＣｂ）形式に変換するのに使用される。当業者に理解
され得るように、ＲＧＢまたは他の信号フォーマットも
また、入力信号として使用され得る。ガンマテーブル４
９は、出力ビデオ信号のガンマ曲線の変更などの非線形
処理に使用され得る。ガンマテーブル４９はまた、所定
のオフセットを輝度信号に加算するか、または輝度信号
から減算することによって、出力ビデオの黒レベルを変
更するのに用いられ得る。

【００７５】信号処理は、ラインマルチプレクサ（ＭＵ
Ｘ）ブロック５０において続行され、ここで、輝度信号
およびクロミナンス信号は、再フォーマットされて並列
処理される。ラインＭＵＸ５０は、偶数輝度信号および
奇数輝度信号を、それぞれが完全な輝度ラインを有する
４セットのラインＦＩＦＯに分割する。最後に、出力制
御ブロック５２は、参照信号を用いて入力信号源を選択
し、活性データのラインＭＵＸブロック５０のＦＩＦＯ
への書き込みを制御するのに用いられる。出力制御５２
は、Ｇｅｎｎｕｍエンコーダ（ＧＳ９０００２）を介し
て信号を出力し、その信号は、システム３０で処理され
る。

【００７６】図９は、ディジタル出力プロセッサ６０の
ブロック図である。ディジタル出力プロセッサ６０は、
システム３０から変換された出力信号を取り、ＨＤＴＶ
セットまたはＳＤＴＶセットなどの装置に出力する。デ
ィジタル出力プロセッサ６０は、システム３０によって
出力された出力ラインの数に対応する数の処理ブロック
を使用する。この例において、４つの処理ブロック６
２、６４、６６および６８が示される。処理ブロック６
２〜６８は、Ｇｅｎｎｕｍデコーダ（ＧＳ９０００）を
用いて、直列入力データストリームを並列データストリ
ームに変換する。種々の信号成分は、ＥＣＬセクション
７０に出力される前に並列ビデオデータ信号から抽出さ
れる。ＥＣＬセクション７０は、処理ブロック６２〜６
８から出力されたＴＴＬ信号をＥＣＬ信号に変換する。
次に、ＥＣＬ変換器ブロック７０は、適切な表示装置上
で表示するための信号を生成する。

【００７７】図１０は、本発明の例示する実施態様の動
作方法を示すフローチャートである。

【００７８】信号は、ブロック７２で印加される。入力
後、まびきが必要か否かの決定は、入力信号のサンプル
解像度と、最終出力信号のサンプル解像度との差に依存
する。まびきが必要である場合、まびきは、ブロック７
６で起こる。そうでない場合、帯域制限が必要か否かの
決定は、ブロック７８で行われる。帯域制限工程は、補
間前の信号の帯域幅に依存する。帯域制限が必要である
場合、帯域制限は、ブロック８０で示されるように起こ
る。次の工程は、ブロック８２における補間である。補
間によって、ブロック８４に示されるように、出力信号
が生成され得る。前述したシステム１０、２０および３
０の動作に対して示したように、この一般的な方法に
は、さらに工程が加えられ得る。

【００７９】図１１は、本発明による例示的なビデオリ
サイジングシステム９０を示す。システム９０は、入力
フレーム９２と共に図示されている。入力フレーム９２
は、処理セルネットワーク９８に入力される第１の水平
および垂直サンプルの数を有し、処理セルネットワーク
９８は、入力フレーム９２をリサイズし、第２の水平お
よび垂直サンプルの数をそれぞれ有する出力フレーム９
４を生成する。入力フレーム９２は、本発明の動作にお
いて、ディジタル入力信号として示され、出力フレーム
９５は、ディジタル出力信号として示される。処理セル
ネットワーク９８は、複数の処理セル９６₁、９
６₂．．．９６_n（個々に指し示す場合はこのように呼
び、総称的に指し示す場合には、「処理セル９６」と呼
ぶ）分割される。システム９０は、特定のビデオリサイ
ジングフォーマット変換用に設計されているのではな
く、任意の二次元画像を異なるサイズにリサイジングし
得るフレキシブル（可変）補間フィルタアーキテクチャ
として設計されている。リサイジングは、ディジタル信
号をアナログ信号に変換して処理せずに、ディジタル領
域で実施される。

【００８０】処理セルネットワーク９８に含まれる各処
理セル９６は、特定のビデオリサイジング変換および／
または本発明の実施態様に使用される処理セル９６の数
ｎに従って、入力フレーム９２から所定の数の水平ライ
ン（行）の情報を処理する。例えば、処理セル９６
₁は、入力フレーム９２のライン１、ラインｎ＋１、ラ
イン２ｎ＋１等を処理する。処理セル９６₂は、ライン
２、ラインｎ＋２、ライン２ｎ＋２等を処理する。処理
セル９６_nは、ラインｎ、ラインｎ＋ｎ、ライン２ｎ＋
ｎ等を処理する。処理セルネットワーク９８における特
定の処理セル９６によって処理されるラインの最終割当
ては、入力および出力ビデオフォーマット、ならびに特
定の処理セルネットワーク９８におけるセルの数ｎによ
って決定される。

【００８１】図１２および図１３は、処理セル９６の例
示的な実施態様を示す。図１２において、処理セル９６
は、１×として示される処理レートで入力フレーム先入
れ先出し（ＦＩＦＯ）メモリ１００に入力するビデオ信
号入力と共に示されている。図１２に示す実施態様は、
１つの処理セルのみを使用する図１１に示すようなシス
テムに使用され得る。図１３は、他の処理セルと並列し
て使用され得る例示的な処理セル９６を示す。この例示
的なシステムにおいて、図１１に示す処理セルは、ＦＩ
ＦＯメモリ１００、リサンプリングフィルタ２１、マト
リクスメモリ１０２、およびＦＩＦＯメモリ１０８を有
する。各メモリは、画像のほんの一部（即ち、ｎ番目の
ラインまたはｎ番目の列毎に）しか保持しない。スイッ
チングマトリクス１１０は、すべての処理セルにおいて
示される。スイッチングマトリクス１１０は、フィルタ
３０からのサンプルをメモリ１０４または１０６に方向
づけ、置き換え機能を実施する。明確にするため、図１
２に示す処理回路の動作は、サンプル分配における図１
３に示すスイッチングマトリクス１１０の動作を記載し
た後記載する。例示する実施態様において、ＦＩＦＯメ
モリは、順次メモリであり、メモリ１０４および１０６
は、アドレス可能メモリである。別のチャネル１１１
は、置き換えメモリ処理のためのサンプルデータを分配
するために、スイッチングマトリクス１１０に入力する
ことが示されている。

【００８２】リサイジングシステム１０、２０および３
０（図１、図２、および図３を参照しながら上述した）
などのリサンプリングフィルタ２１は、入力信号の水平
ラインおよび垂直列セグメントを所望の出力信号フォー
マットに変換するように設計されている。例えば、１９
２０×１０３５のＨＤＴＶフォーマットから７２０×４
８３のＳＤＴＶフォーマットへ変換する際、水平ディメ
ンションにおける１９２０から７２０への変換および垂
直ディメンションにおける１０３５から４８３への変換
は、リサンプリングフィルタ２１によって実施される。
例示する実施態様において、リサイジングシステム２０
（上述）は、リサンプリングフィルタ２１として使用さ
れる。リサンプリングフィルタ２１は、水平オリエンテ
ーションで入力信号に作用する。即ち、リサンプリング
フィルタ２１は、入力情報の水平ラインを処理し、リサ
ンプルされた水平ラインを出力する。

【００８３】ＦＩＦＯ１００から読み出された情報は、
信号情報がＦＩＦＯ６０に入る処理レートの２倍の処理
レートでリサンプリングフィルタ２１フレーム処理サイ
クルに入る。リサンプリングフィルタ２１は、フレーム
処理サイクルの第１期間中に、水平ラインフォーマット
変換を実施する。水平ラインフォーマット変換によっ
て、ディジタル入力信号の水平ディメンションは、出力
信号の所定の水平ディメンションに変換される。実際、
水平ディメンションは、単位長当たりの正規化水平サン
プルの数である。同様に、入力および出力信号の垂直デ
ィメンションは、単位長当たりの正規化垂直サンプルの
数である。

【００８４】リサンプリングフィルタシステム２１でリ
サンプルされた信号は、置き換え形式でメモリ１０４に
書き込まれる。メモリ１０４は、メモリブロック１０２
を形成する２つのメモリのうちの１つとして示される。
もう１つのメモリは、メモリ１０６である。リサンプル
された信号は、処理サイクルの第１ハーフ（即ち、第１
ハーフフレームインターバル）において、（置き換え形
式で）メモリ１０４に書き込まれる。処理サイクルの第
２ハーフにおいて、メモリ１０４に格納された情報は、
列フォーマットで読み出され、リサンプリングフィルタ
２１にフィードバックされる。リサンプルされた水平信
号情報をリサンプリングフィルタ２１にフィードバック
することによって、リサンプリングフィルタ２１は、垂
直ディメンションサンプルのリサンプリングを実施し、
それによって、特定の処理セル９６に入ったオリジナル
入力信号のリサンプリングが完了する。垂直リサンプリ
ングは、出力信号の所定の垂直出力ディメンションを得
るために必要な変換に対応する。次に、第２（垂直）リ
サンプリングからの情報は、処理サイクルの第２ハーフ
において、置き換え形式でメモリ１０６に書き込まれ
る。

【００８５】処理サイクルの第１ハーフにおいて、メモ
リ１０６に格納された情報はまた、出力フレームＦＩＦ
Ｏ１０８に読み出される。最終出力信号は、出力フレー
ムＦＩＦＯ１０８から読み出される。本実施態様につい
て記載した処理の順次特性のために、ビデオ情報のフレ
ームが処理サイクルにおいて処理されている間に、新し
い画像フレームは、フレームＦＩＦＯ１００にロードさ
れる。

【００８６】リアルタイムにおいて個別の水平および垂
直処理を実施するために、サンプルが減少または増加さ
れるファクタに応じて、入力信号処理のクロックレート
を２倍にすることが所望され得る。このように、水平処
理は、処理サイクルの約１／２を取り、垂直処理は、処
理サイクルのおよそ第２ハーフを取る。入力フレームＦ
ＩＦＯ１００へディジタル入力信号を格納することによ
って、バッファとして動作し、情報をより迅速なクロッ
クレートで読み出すことが可能となる。このことは、フ
レームＦＩＦＯ１００に入る１×信号およびＦＩＦＯ１
００から出る２×信号として図面に示されている。

【００８７】単一セル９６について上述した処理は、使
用される並列処理セル９６の数に応じて、例示する実施
態様において複数の処理セル９６₁〜９６_nによって実施
される。本発明の例示する実施態様において、１個、２
個、４個、および８個のセル（またはチャネル）システ
ムは、必要な変換を実施する。本発明の特定の応用に応
じて、より多くのまたはより少ない数の処理セル９６も
また使用され得る。

【００８８】本システムによって解決される問題の１つ
は、現存するフィルタの速度特性に関する。現在、フィ
ルタは、通常、約４０ＭＨｚクロック速度まで動作す
る。この特性のフィルタは、サンプリングレートが約７
５ＭＨｚのいくつかのＨＤＴＶ信号を取り扱うことがで
きない。この問題をさらに複雑にしているのは、リアル
タイムにおいて、即ち、信号処理サイクルにおいて、水
平および垂直信号リサンプリングを実施するために、入
力信号サンプリングレートを２倍にしたいという願望で
ある。本発明の例示する実施態様においてこの問題を解
決するために、複数の処理セル９６が用いられ、図１３
に示すように、スイッチングマトリクス１１０と連結さ
れている。従って、複数の並列処理セル９６₁〜９６
_nは、入力信号のサンプリングレート要求を満たすのに
十分な実効処理時間を提供する。

【００８９】入力信号として約７５ＭＨｚのＨＤＴＶ信
号の例を用いて、各々が約４０ＭＨｚで動作する図１３
に示すタイプの４つの処理セル９６（即ち、９６₁、９
６₂、９６₃、９６₄）は、１６０ＭＨｚの実効サンプリ
ングレートを提供するために使用され得る。この１６０
ＭＨｚのサンプリングレートは、７５ＭＨｚの入力ＨＤ
ＴＶが（１回の処理サイクルで水平および垂直処理を扱
う）処理中に２倍になるときに必要な１５０ＭＨｚのサ
ンプリングレート（２×７５ＭＨｚ）よりもわずかに大
きい。例示する実施態様において、４０ＭＨｚで動作す
る４つのフィルタは、処理を実施するために十分な１６
０ＭＨｚの実効サンプリングレートを提供する。累積サ
ンプリングレートが入力信号のサンプリングレートの２
倍以上であるならば、より遅いフィルタを用いるチャネ
ルをさらに用いることも可能である。

【００９０】入力信号が２倍になり、現在のフィルタが
（本願で例示した実施態様におけるフィルタ速度制限の
ため）４０ＭＨｚ以下のサンプリングレートで動作する
ため、フレームＦＩＦＯ１００への入力信号のクロック
レートは、２０ＭＨｚに設定されるかまたは２０ＭＨｚ
まで徐々に低下されるのが望ましい。従って、各々が２
０ＭＨｚで動作し（各々がＦＩＦＯ１００を有する）４
つの処理セル９６が使用される場合、最大入力信号クロ
ック周波数は、８０ＭＨｚ（４×２０ＭＨｚ）である。
約７５ＭＨｚの入力信号の例を再び参照すると、この最
大入力信号周波数は、約７５ＭＨｚの入力信号よりも大
きいので、所望の処理を実施するのに十分である。７５
ＭＨｚの入力信号レートを上回ると、起こり得る転送遅
延または他の遅延を補うための余分な時間が得られると
いう他の利点がある。

【００９１】入力信号を、処理セル９６₁〜９６_nのそれ
ぞれによるサブ処理に適切なセグメントに分割するため
に、置き換えメモリまたは処理スキームが実行され、水
平および垂直信号処理が提供され、処理セル９６の各々
において個別に処理された信号から最終出力画像が生成
される。入力フレーム９２の特定の水平ラインは、図１
５および図１６に示すように、各個別の処理セル９６に
対して示される。個別の処理セルによって処理されてい
る間、各処理セルの置き換えメモリ１０２は、スイッチ
ングマトリクス１１０を介して連結されている。

【００９２】図１４は、図１２に示す処理セル９６の動
作を例示するタイミング図である。ディジタル入力信号
は、１つのフル処理サイクル中に、入力ＦＩＦＯ１００
に書き込まれる。情報の入力フレーム全体は、処理サイ
クルのわずか１／２で入力ＦＩＦＯ１００から読み出さ
れる。なぜなら、情報は、ＦＩＦＯ１００から格納され
た入力ビデオ情報信号の処理レートの２倍で読み出され
るからである。リサンプリングフィルタ２１における処
理後、リサンプルされた信号情報は、置き換えメモリ１
０２に入り、メモリ１０４に書き込まれる。処理サイク
ルの第２ハーフにおいて、信号情報は、メモリ１０４か
ら読み出され、リサンプリングフィルタ２１にフィード
バックされる。このように、水平および垂直両方の信号
リサンプリングが起こる。

【００９３】さらに、処理サイクルの第１ハーフにおい
て、リサンプルされた信号情報は、メモリ１０６から読
み出され、出力ＦＩＦＯ１０８に書き込まれる。処理サ
イクルの第２ハーフにおいて、リサンプルされた信号情
報は、メモリ１０６に書き込まれる。最後に、フル処理
サイクルにおいて、出力ＦＩＦＯ１０８に格納された情
報は、読み出され、リサンプルされた最終出力信号を生
成する。

【００９４】図１５は、４チャネルシステムとして、シ
ステム９０の動作を例示する。各プロセッサセル９６₁
〜９６₄の動作は、処理され格納される信号情報の各ラ
インおよび列に対する１回の処理サイクル（即ち、１つ
のフレーム）において例示されている。入力および出力
フレームＦＩＦＯ１００および１０８は、１回のみ例示
されている。なぜなら、これらの動作は、プロセッサセ
ルのそれぞれについて同一であるためである。

【００９５】入力フレームＦＩＦＯ１００に書き込まれ
た信号情報は、１×として示される信号レートで、フル
処理サイクルにわたって書き込まれる。約７５ＭＨｚの
ＨＤＴＶ入力信号を使用することを例示している実施態
様において、１×サンプリングレートは、各プロセッサ
セル９６₁〜９６₄に対して２０ＭＨｚであり得る。入力
フレームＦＩＦＯが１フレームの情報（１つの処理サイ
クル後）を一旦有すると、情報は、処理サイクルの第１
ハーフにおいてクロックレートの２倍（２×）で読み出
され得る。例示する実施態様において、水平処理は、処
理サイクルの第１ハーフにおいて起こり、垂直処理は、
処理サイクルの第２ハーフで起こる。これによって、１
回の処理サイクル（フレームインターバル）中に、水平
および垂直の両方のリサンプリングが起こるように、全
情報処理が提供される。図１５は、処理されるフレーム
情報の一部のみを例示している。処理された実際のライ
ンおよび列の数は、最終出力信号のフレームサイズに依
存する。例えば、７２０×４８３ＳＤＴＶ信号に変換す
る場合、最終出力画像は、７２０ライン４８３列となり
得る。

【００９６】図１５から理解されるように、水平処理へ
のラインの割当ては、各処理サイクル中のプロセッサ９
６₁、９６₂、９６₃、９６₄からの出力が、垂直列に対す
る情報を提供するように、垂直方向に分配される。例え
ば、処理セル９６₁は、ライン１、ライン５、ライン９
等、４ラインずつ増加する毎に処理する。処理セル９６
₂は、ライン２の処理から開始して、次にライン６等、
４ラインずつ増加する毎に処理する。処理セル９６
₃は、ライン３の処理から開始して、次にライン７等、
処理する。処理セル９６₄は、ライン４の処理から開始
して、次にライン８等、処理する。各ラインが処理され
た後、メモリ１０４に格納された（リサンプリングフィ
ルタ２１に再び入力されて垂直リサンプリングされる）
情報は、図６に示す水平フォーマットオリエンテーショ
ンで垂直列情報と配向（orientate）され、水平処理を
行うリサンプリングフィルタ２１によって適応させられ
る。このように、各処理サイクルが完了すると、信号情
報は、適切に配向され、処理サイクルの第２ハーフにお
いて垂直信号情報の処理を開始する。

【００９７】図１６（ａ）は、２チャネル構成に対する
メモリマッピングを例示する。２チャネル構成におい
て、水平ラインは、それぞれがメモリ１０６を有する２
つのプロセッサ、「チャネル０」および「チャネル１」
によって分割処理される。１つ置きのサンプルは、２つ
のメモリ１０６の異なる一方に書き込まれる。図１６
（ａ）に示すように、例示するライン０は、チャネル０
プロセッサにおいて処理されるように示され、例示する
ライン１は、チャネル１プロセッサにおいて処理される
ように示される。

【００９８】ライン０が処理されているとき、サンプル
０、２および４は、チャネル０のメモリ１０６の列１に
書き込まれる。ライン０のサンプル１および３は、チャ
ネル１のメモリ１０６の列１に書き込まれる。チャネル
１プロセッサにおけるライン１は、以下のように書き込
まれる。サンプル１および３がチャネル１のメモリ１０
６の列２に書き込まれている間、サンプル０、２および
４は、チャネル０のメモリ１０６の列２に書き込まれ
る。従って、チャネル０およびチャンル１の各メモリの
各ラインまたは行は、現在、処理されている入力ライン
の同一ｙｄｉｍ位置に対応するサンプルを含んでいる。

【００９９】水平処理において、（図１７（ａ）におけ
るスイッチングマトリクス１／２などの）スイッチング
マトリクスは、完全な行が垂直処理中に書き込まれなけ
ればならない間に、１つのメモリ１０６に完全な列を書
き込む必要がある。これを成し遂げるために、第２ライ
ンＦＩＦＯ１０８（２チャネル構成用）から読み出され
たデータは、１つのクロックサイクルによって遅延され
なければならない。４チャネルシステムにおいて、１ク
ロックサイクルの遅延は、各付加チャネル（即ち、第２
チャネルと第３チャネルとの間、および第３チャネルと
第４チャネルとの間）に対して必要である。表５は、２
チャネル構成のデータシーケンスを例示し、表６は、４
チャネル構成のデータシーケンスを例示している。

【０１００】

【表５】

【０１０１】

【表６】

【０１０２】図１６（ｂ）は、入力フレーム９２（図１
１に示す）および中間出力フレーム９５のメモリ構成の
例を示す。入力フレーム９２は、Ａ〜Ｊ行および１〜６
列の構成を有する。サンプルの行、即ち、Ａ₁、
Ａ₂、．．．Ａ₆；Ｂ₁、Ｂ₂、．．．Ｂ₆、等は、各処理
セル９６₁〜９６₄の各リサンプリングフィルタ２１₁〜
２１₄に入り、水平処理を行う。処理セル９６₁のリサン
プリングフィルタ２１₁は、ラインＡ、ＥおよびＩを処
理する。処理セル９６₂のリサンプリングフィルタ２１₂
は、ラインＢ，ＦおよびＪを処理する。処理セル９６₃
のリサンプリングフィルタ２１₃は、ラインＣ，Ｇ、Ｋ
を処理する。処理セル９６₄のリサンプリングフィルタ
２１₄は、ラインＤ、Ｈ，Ｌを処理する。処理後、置き
換えが起こり、それによって、水平行情報は、垂直列情
報に変換され、中間出力フレーム９５としてメモリ１０
４に格納される。従って、中間出力フレーム９５の行１
は、現在、サンプルＡ１、Ｂ１、Ｃ１，．．．Ｌ１を含
み、行２は、サンプルＡ２、Ｂ２、Ｃ２、．．Ｌ２．，
等を含む。

【０１０３】中間出力フレーム９５として格納されてい
る情報は、次に、各処理セル９６₁〜９６₄のリサンプリ
ングフィルタ２１にフィードバックされ、垂直ディメン
ションにおける処理を完了する。

【０１０４】例示する実施態様において、垂直ディメン
ションの処理は、中間出力フレーム９５として示される
水平構成（オリエンテーション）における垂直情報を処
理することによって、処理セル９６₁〜９６₄のリサンプ
リングフィルタ３０₁〜３０₄を通して行われる。従っ
て、水平リサンプリング後リサンプルされた情報を置き
換えることによって、ディジタル入力信号情報は、垂直
リサンプリング処理が処理セル９６₁〜９６₄において起
こり得るようなフォーマットで配向される。垂直リサン
プリング処理後、本発明の置き換えメモリスキームは、
メモリを、水平および垂直ディメンションのオリジナル
オリエンテーションに再び置き換え、ディジタル出力信
号として出力する。

【０１０５】置き換えメモリスキームは、ディジタル入
力信号の並列処理を実施する複数の処理セル９６を連結
することによって実施される。置き換えられたメモリ
は、スイッチングマトリクス１１０（図１３）を用い
て、すべての情報の処理を行い、オリジナルの水平およ
び垂直ディメンションオリエンテーションを再生するた
めに使用されている処理セル間のコニュニケーションを
可能にする。

【０１０６】図１７（ａ）は、２つのリサンプリングフ
ィルタ２１と、２つのメモリ１０６との間で接続されて
いる単一なスイッチを有する２チャネルシステムの例を
示す。図１７（ｂ）は、リサンプリングフィルタ２１に
よって２つのメモリ１０６間のスイッチングのタイミン
グ図を例示する。スイッチ１１２は、処理サイクルの１
／２で切り替わり、リサンプリングフィルタ２１のそれ
ぞれに対する情報を、第１処理セルのメモリ１０６に格
納し、次に第２処理セルのメモリ１０６に格納する。こ
れによって、各リサンプリングフィルタ２１において垂
直処理を実施するために必要な情報のオリエンテーショ
ンが得られ、垂直処理後、現在の水平処理された信号
は、（新しいリサンプルフォーマットを有する）オリジ
ナルの水平／垂直オリエンテーションに変換される。

【０１０７】図１８（ａ）に示す４チャネルネットワー
クに関しては、（スイッチ１１２と同等の）スイッチ１
１４、１１６、１１８および１２０が、図１８（ｂ）に
示すタイミング図に従って、リサンプルされた信号情報
をメモリ１０６に切り替える。

【０１０８】例示する実施態様において、メモリ１０４
および１０６に使用されるメモリ装置は、スタティック
ＲＡＭである。さらに、例示する実施態様において、ス
イッチングマトリクス１００に使用されるスイッチ１１
２などのスイッチは、パーツＮｏ．ＱＳ３２３８３のＱ
ｕａｌｉｔｙ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ．
製Ｈｉｇｈ Ｓｐｅｅｄ ＣＭＯＳ Ｂｕｓ Ｅｘｃｈ
ａｎｇｅ Ｓｗｉｔｃｈｅｓである。各半導体スイッチ
１１２は、それぞれが、特定の半導体スイッチ１１２に
対する制御信号の状態に応じて、サンプルデータまたは
出力を通過させる５つの４．０遅延スイッチのセットか
らなる。

【０１０９】図１９は、本発明の実施態様のプロセスを
例示するフローチャート１３０を示す。このフローチャ
ートは、図３に示すコンピュータ３４などの汎用コンピ
ュータを用いて、どのようにこのプロセスが実施され得
るのかを例示する。ブロック１３２において、入力ディ
ジタルビデオ信号は、単一な処理レートでＦＩＦＯフレ
ームメモリに入力される。入力ディジタルビデオ信号
は、ステップ１３４において、入力処理レートの２倍の
レートで、ＦＩＦＯフレームメモリから読み出される。
入力ディジタルビデオ信号は、ステップ１３６において
水平リサンプリングされ、ステップ１３８において置き
換えメモリに格納される。置き換えメモリへの格納は、
オリエンテーションが垂直ディメンション信号情報の処
理を可能にするように行われる。

【０１１０】置き換えられた信号は、ステップ１４０に
おいて垂直ディメンションでリサンプルされる。次に、
垂直リサンプルされた信号情報は、ステップ１４２で、
水平および垂直信号情報のオリジナルオリエンテーショ
ンで再び置き換えられ、ステップ１４４で、メモリに格
納される。最後に、格納された、水平および垂直にリフ
ォーマットされた信号は、ステップ１４６において、オ
リジナル処理レートでメモリから読み出される。

【０１１１】アドレス生成 スタティックメモリアドレスは、マトリクススイッチ制
御と共に操作され、置き換え動作が行われる。例示する
実施態様におけるメモリサイズは、５１２Ｋである。こ
のサイズは、１９ビットのアドレス長に対応する。例示
するシステムでは、２Ｋ×２Ｋの最大画像ディメンショ
ンを可能にするために、５１２Ｋのメモリが選択され
た。他のメモリサイズおよび画像ディメンションもま
た、適切な調整を行うことによって用いられ得る。

【０１１２】１９ビットアドレスビットは、ＸおよびＹ
座標に分割され、メモリの２次元特性が実現される。即
ち、各座標に割り当てられるビット数は、画像のサイズ
によって決定される。

【０１１３】ＸおよびＹ処理ディメンションを示す２２
ビットワード（各ディメンションに対して４ビット）
は、例示する実施態様においてシリアルラインを介して
メモリ制御にダウンロードされる。これらのディメンシ
ョンは、置き換え動作に必要なメモリのサイズを特定
し、ｗｏｒｄ［２１：０］＝ｙｄｉｍ［１０：０］‖ｘ
ｄｉｍ［１０：０］（ここで、「‖」は、連結を示す）
として分割される。

【０１１４】ｘｄｉｍパラメータは、出力フォーマット
活性水平サイズの値を取る。これが使用されるのは、サ
ンプルデータが、メモリ１０４に到達するまでに出力水
平サイズに変換され、入力サイズがメモリ割当てに関係
なくなるからである。ｙｄｉｍパラメータは、入力また
は出力フォーマット活性垂直サイズの大きい方の値を取
るので、全入力ラインは、水平処理中にメモリ１０４に
書き込まれ、全出力ラインは、垂直処理中にメモリ１０
６に書き込まれる。従って、入力または出力数の大きい
方が、アドレスビットを割り当てるのに必要である。

【０１１５】アドレッシングシステムは、メモリアドレ
ッシング用の４つの個別のカウンタ（不図示）からな
る。即ち、各メモリ（１０６および１０４）に対してＸ
およびＹカウンタが設けられている。これらのメモリカ
ウンタは、ｘａ、ｙａ、ｘｂおおびｙｂで示される。

【０１１６】メモリカウンタの動作は、水平および垂直
処理出力によって異なる。２つのモードを、表７および
表８（ここで、ｎｃｈ＝システム内の処理チャネルの
数：Ｙ（輝度）に対しては４、Ｃ（クロミナンス）に対
しては２である）を参照しながら説明する。

【０１１７】

【表７】

【０１１８】

【表８】

【０１１９】書込みモードにおいて、メモリカウンタ
は、１つのクロックサイクルで順次オフセットされなけ
ればならない。即ち、チャネル１のカウンタ（ｘｂ、ｙ
ｂ）は、チャネル０のカウンタ（ｘａ、ｙａ）よりも１
クロックサイクル遅く開始する。これは、カウンタを開
始するａｃｔ＿ｖ信号をチャネル数だけ遅延させること
によって成し遂げられる。

【０１２０】書込みモードにおいて、ｘａおよびｘｂの
下位ビットは上位ビットとは個別に制御される。上位ビ
ットがｖ＿ｓｔａｒｔ信号によって各ラインの初めでリ
セットされる間、下位ビットは、ｎｃｈサイクル毎にリ
セットされる。例示する実施態様において、個別のチャ
ネルカウンタは、アドレスカウンタと並列に動作され
る。チャネルカウンタは、０からｎｃｈ−１までカウン
トし、リセット後は０まで続行する。このことは、下位
ビットのための個別のリセット信号を生成することによ
って実行される。

【０１２１】このチャネルカウンタはまた、図１７
（ｂ）におけるスイッチ１１２および図１８（ｂ）にお
けるスイッチ１１４、１１６、１１８および１２０に対
して例示される制御信号などのスイッチングマトリクス
制御信号を生成するために使用される。

【０１２２】例示する実施態様において、「カウント終
了」デコードは、スペースをセーブするために必要でな
ければ実施されない。カウンタ値は、大量のロジックを
必要とし得る処理サイズパラメータと比較される。

【０１２３】読出しモードにおいて、「カウント終了」
デコードは、エッジ拡張のためのｘｂカウントに使用さ
れる。垂直処理の間、データは、メモリ１０４から読み
出され、リサンプリングフィルタ２１にフィードバック
され垂直リサイジングされる。

【０１２４】水平処理中、メモリ１０６からのデータは
読み出され、出力フレームＦＩＦＯ１０８にフィードバ
ックされる。各ラインから読み出される最後のサンプル
の直後に、次のラインの第１サンプルが続く。これを簡
略化するために、「カウント終了」デコードは、ｘｂア
ドレスに使用され、各ラインの終わりを検出する。

【０１２５】書込みモードにおいて、「カウント終了」
デコードは、いずれのメモリカウンタに対しても実施さ
れる必要はない。これによって「ゴミデータ（garbage
data）」がメモリに書き込まれ得るが、このデータは決
してアクセスされない。オーバーフローを防止するため
に、メモリカウンタは、ビットが使い尽くされる前に停
止されなければならない。ｙａおよびｙｂメモリカウン
タは、読出しまたは書込みモードのいずれにおいても、
カウント終了デコードを必要としない。言うまでもな
く、オーバーフロー保護は、再び実施されなければなら
ない。

【０１２６】例示する実施態様において、メモリカウン
タの各々を増加させるために、個別のイネーブル信号が
生成される。書込みモードにおいて、イネーブル信号
は、各チャネルカウントの終わりで活性となる。このよ
うに、ｙａおよびｙｂメモリカウンタは、ｎｃｈサイク
ル毎に増加する。しかし、ｘａおよびｘｂの上位ビット
がこの時点で増加するのを防止するために、個別の（ｓ
ｔｏｐｘ）信号が生成される。これらの上位ビットは、
例示する実施態様において、各ラインの初めに１つずつ
増加する。このことは、下位ビットが一旦ｎｃｈ値に到
達すると、上位ビットが１ずつ自動的に増加するよう
に、各ラインの初めで一旦ｓｔｏｐｘ信号をディスエー
ブルすることによって成し遂げられる。読出しモードに
おいて、イネーブル信号は、単に、ｙｂカウンタが各ラ
インの初めに増加している間にｘｂカウンタをサイクル
毎に増加させ得る。

【０１２７】ｙａ、ｘａグループは、各読出しモードに
おいて、ｙｂ、ｘｂグループとは異なるように増加す
る。メモリ１０４から読み出すとき、サンプルデータ
は、リサンプリングフィルタ２１にフィードバックされ
垂直処理される。サンプルデータは、水平処理中に、入
力フレームＦＩＦＯ１００から与えられるサンプルデー
タと同様に読み出されなければならない。即ち、新しい
列は、各ｖ＿ｓｔａｒｔパルスで始まって読み出され
る。

【０１２８】この例示的な実施については、サンプルデ
ータがメモリから読み出されない期間がある。しかし、
処理のある特徴（特に、エッジ拡張）を扱う必要はあ
る。このことは、メモリ１０６からの読出しには当ては
まらない。メモリ１０６から読み出されるデータは、処
理中同一の制限を有さない出力フレームＦＩＦＯ１０８
に直接転送される。

【０１２９】メモリアドレッシングスキームは、例示的
な処理システムによって扱われ得る出力フォーマットの
範囲を限定し得る。例えば、１１２５ｉ（インターレー
ス）から７２０ｐ（プログレッシブ）への変換におい
て、１９２０×５１８のフィールドは、１２８０×７２
０のフレームに変換される。このモードで、５１８ｖ＿
ｓｔａｒｔパルスは、各入力ラインを示すために生成さ
れる。しかし、出力において、７１０ラインは必要であ
る。従って、単一なラインがｖ＿ｓｔａｒｔパルス後毎
に読み出される場合、７２０ラインすべてをメモリから
読み出す十分な時間はない。従って、読出しは、１つの
ラインの直後に１つのラインという単一なバーストで実
行される。

【０１３０】サンプルデータがメモリから与えられると
き、イネーブル信号は、出力フォーマッタ（不図示）を
示すために生成される。例示する実施態様において、イ
ネーブル信号は、フレーム中の第１サンプルでローから
ハイへトグルする。

【０１３１】ＦＩＦＯ１０８が崩壊するのを防止するた
めに、ＦＩＦＯ１０８が満たされる前に信号をローにト
グルすることによって、書込みは停止され得る。この立
ち下がりエッジの位置は、最後のサンプルの正確な位置
である必要はないが、最後のサンプルが書き込まれた後
のみに起こらなければならない。正確なデコードを実施
するための回路は、かなりの量のスペースを取り得るた
め、ｙｄｉｍの上位６ビットのみを受け入れる回路を用
いて見積もりがなされ得る。

【０１３２】水平処理中、メモリバンク１０４に書き込
まれるサンプルデータのディメンションは、ｘｄｉｍ
× ｙｄｉｍ／ｎｃｈである。ｙｄｉｍ／ｎｃｈライン
は、各メモリ１０４に書き込まれる。なぜなら、ライン
の総数ｙｄｉｍは、ｎｃｈ処理チャネルに分配されるか
らである。同様に、ｘｄｉｍ／ｎｃｈ × ｙｄｉｍサ
ンプルは、垂直プロセッシング中にメモリ１０６に書き
込まれる。

【０１３３】１９のアドレスビットは、このメモリ割当
てスキームに順応するように割り当てられなければなら
ない。ビット１８〜１１は、Ｙアドレスの下位８ビット
に保存され、ビット７〜０は、Ｘアドレスの下位８ビッ
トに保存される。これによって、処理ディメンションに
基づいて割り当てられる３つのビット１０〜８が残る。

【０１３４】このメモリ割当てスキームは、ＸおよびＹ
サイズの異なる組み合わせを可能にするのに必要であ
る。５１２Ｋメモリは、２Ｋ×２Ｋまでの画像サイズを
可能にするが、８処理チャネルが必要であり得る（５１
２Ｋ×８＝２Ｋ×２Ｋ）。４チャネル構成においては、
２Ｋ×１Ｋ（または１Ｋ×２Ｋ）までの画像サイズが処
理され得る。表９および表１０は、メモリアドレスのビ
ット１０〜８がどのように例示する実施態様において割
り当てられるかを示す。

【０１３５】

【表９】

【０１３６】

【表１０】

【０１３７】例えば、ＨＤＴＶ１９２０×５１８に対し
て、１１ビットがメモリ１０６のＸアドレスに割り当て
られ、８ビットがメモリ１０６のＹアドレスに割り当て
られる。メモリ１０４に対しては、１０ビットが、Ｘア
ドレス用に保存され、９ビットがＹアドレス用に保存さ
れる。

【０１３８】アドレスビット［１８：１１］および
［７：０］は、単に、ＹおよびＸメモリカウンタの下位
８ビットからそれぞれ取られる。しかし、処理ディメン
ションに基づいてビット［１０：８］をマルチプレクス
するためには他のロジックが必要である。この他のレベ
ルのロジックをカウンタの出力に付加すると、タイミン
グ要件に違反することになり得る。従って、「予測（lo
ok ahead）」増加器は、システムにおいて実行される。
即ち、ビット［１８：１１］の値は、それらが必要とさ
れ、格納される前のサイクルで計算されなければならな
い。

【０１３９】このことは、カウンタ出力に常に割り当て
られている８アドレスビットを見ることによって成し遂
げられる。すべてのｌが検出されると、ビット８は、次
のクロックサイクルで状態が変化しなければならない。
同一のスキームは、ビット９および１０に使用され、Ｔ
フリップフロップとして実行され得る。従って、４カウ
ンタのそれぞれからは常に１１ビットが得られるが、す
べてが同時に使用されるわけではない。

【０１４０】図２０は、並列サンプルデータを取り込
み、並列ラインサンプルデータを出力するシステム１６
０を示す。システム１６０において、入力信号は、直列
−並列ラインデマルチプレクサ１５０に送信される。直
列−並列ラインデマルチプレクサ１５０は、並列サンプ
ル入力データを、個別の並列チャネルに分割する。図２
０は、処理される単一なチャネルを例示する。直列−並
列ラインデマルチプレクサ１５０から出力された後の付
加的なチャネルのそれぞれは、チャネル１に関して記載
したのと同様に、処理セルに入る。

【０１４１】直列−並列ラインデマルチプレクサ１５０
を出て、サンプルデータフレームＦＩＦＯ１０８に入っ
た後、サンプルデータは、リサンプリングフィルタ２１
に入り、ここで、水平リサンプリングが起こる。リサン
プルされた信号は、置き換えメモリ１０２に入る前に、
スイッチングマトリクス１１０に入る。置き換えは、垂
直処理が実施され得るように起こる。置き換えられたデ
ータは、置き換えメモリ１０２を出て、リサンプリング
フィルタ２１に入る。同時に、処理された情報は、フレ
ームＦＩＦＯ１０８に入り、ここで、情報は、並列−直
列ラインマルチプレクサ１５２に入る前に、垂直リサン
プルされたデータと後に組み合わせられる。最終出力
は、並列−直列ラインマルチプレクサ１５２から生成さ
れる。

【０１４２】システム１６０は、並列ラインデータを取
り込み、並列ラインデータを出力するように設計されて
いるため、直列−並列ラインデマルチプレクサ１５０に
よってデマルチプレクスされた各チャネルは、出力およ
び入力信号に対して同一のＸおよびＹディメンションを
有するサンプルデータを含む。従って、リサンプリング
フィルタ２１は、置き換えられたメモリ１０２を処置す
る。

【０１４３】この方法は、入力および出力フレームＦＩ
ＦＯ（１００および１０８）において、データフォーマ
ットを同一（並列ラインデータ）に保つ。しかし、これ
によって、ラインＦＩＦＯは、並列ラインを生成する必
要があり、必要なハードウェアの量が増加し得る。これ
が必要とされないとき（ハードウェア要件を減少させる
ために）、直列−並列ライン変換は以下のように省略さ
れ得る。図２１に示すリサンプリングシステム１６２
は、並列サンプルデータを取り込み、並列ライン出力を
提供するように設計されている。入力信号は、サンプル
デマルチプレクサ１５４に入る。単一なチャネル１はサ
ンプルデマルチプレクサ１５４から出て、フレームＦＩ
ＦＯ１００に入れる。システム１６０のように、多数の
チャネル（２、４等）は、サンプルデマルチプレクサ１
５４によって生成され得る。次に、各チャネルは、チャ
ネル１に対して記載したのと同様の処理セルに入る。サ
ンプルデータは、置き換えメモリ１０２に入る前にフレ
ームＦＩＦＯ１００に入る。置き換えメモリ１０２か
ら、サンプルデータは、リサンプリングフィルタ２１に
入り、垂直リサンプリングを実施する。次に、垂直にリ
サンプルされたデータは、置き換えメモリ１０２に格納
する情報を置き換えるために、スイッチングマトリクス
１１０に入る。置き換え後、水平処理は、リサンプリン
グフィルタ２１において起こり得る。リサンプリング
後、水平および垂直に処理された情報は、並列−直列ラ
インマルチプレクサ１５２の中の並列−直列ラインマル
チプレクシングの前に、フレームＦＩＦＯ１０８に格納
される。最終出力信号は、並列−直列ラインマルチプレ
クサ１５２を出る。

【０１４４】並列サンプルデータは入力され、並列ライ
ンデータは出力されるため、入力信号サンプルは、シス
テム１６２中のチャネル数に応じて、ｘディメンション
の中で増加される。例えば、チャネル１６２が４つのチ
ャネルを有する場合、サンプルデマルチプレクサ１５４
によって生成される第１ラインは、サンプル０、４、８
等を有し得る。第２チャネルは、サンプル１、５、９等
を有し得る。第３チャネルは、サンプル２、６、１０等
を有し得、第４チャネルは、サンプル３、７、１１等を
有し得る。

【０１４５】リサンプリングおよび置き換え後、出力チ
ャネルは、適切なｘディメンション（即ち、０、１、
２、３、４等）を有するラインで構成され得る。各チャ
ネルは、並列−直列ラインマルチプレクシングの前に、
このように配向され得る。

【０１４６】言うまでもなく、システム１６０はまた、
並列ライン情報を取り込み、並列サンプルデータを出力
するように再構成され得る。そのようにするために、ス
イッチングマトリクス１１０は、垂直処理では活性とな
らず、並列−直列ラインマルチプレクサ１５２は、サン
プルマルチプレクサ（不図示）と置き換えられ得る。こ
のような例については、入力情報は、システム１６０に
対して記載したように配向され得る。しかし、出力信号
情報は、システム１６２に対して記載した入力信号と同
様に、配向され得る。

【０１４７】本願では、本発明の特定の実施態様につい
て開示しているが、本発明は、このような開示に限定さ
れるものではなく、改変および変更は、以下の請求の範
囲内で採用され使用され得る。

【０１４８】

【発明の効果】上述したように、本発明のビデオフォー
マット変換器が構成されるため、垂直および水平ディメ
ンションを有するディジタル入力信号を、ディジタル入
力信号とは異なる水平および垂直ディメンションを有す
るディジタル出力信号に変換することができる。従っ
て、ある画像解像度を有する信号が、直接、他の画像解
像度を有する信号に変換することができる。

【図面の簡単な説明】

【図１】本発明の実施態様の一例による３フィルタビデ
オリサイジングシステムのブロック図である。

【図２】ＦＩＦＯメモリバッファを有する図１に示すビ
デオリサイジングシステムのブロック図である。

【図３】デシメーティングフィルタが、また、帯域制限
能力を有し、帯域制限能力および補間フィルタが、フィ
ードバックループを有する単一のブロックに含まれる、
図２に示すビデオリサイジングシステムの別の実施態様
のブロック図である。

【図４】（ａ）、（ｂ）、および（ｃ）は、図２に示す
本発明によるビデオリサイジングシステムの実施態様の
一例の動作を説明するのに有用なタイミング図である。

【図５】（ａ）、（ｂ）、および（ｃ）は、図３に示す
本発明の実施態様の一例の動作を説明するのに有用なタ
イミング図である。

【図６】（ａ）、（ｂ）および（ｃ）は、それぞれ、因
数２、４および８によってまびく、３つの異なるデシメ
ーティングフィルタの周波数応答曲線である。

【図７】（ａ）〜（ｆ）は、図３に示す本発明の実施態
様の一例の動作における様々なスケーリング因子に対応
する周波数応答曲線を示した図である。

【図８】本発明の実施態様の一例によるビデオリサイジ
ングシステムの入力プロセッサのブロック図である。

【図９】本発明の実施態様の一例によるビデオリサイジ
ングシステムの出力プロセッサのブロック図である。

【図１０】本発明の実施態様の一例の動作の方法の示す
フローチャートである。

【図１１】本発明の実施態様の一例による並列処理アー
キテクチャのブロック図である。

【図１２】図１に示す処理セルのブロック図である。

【図１３】スイッチングマトリックスに接続する図１に
示す処理セルの実施態様の一例のブロック図である。

【図１４】本発明の動作を理解するのに有用なタイミン
グ図である。

【図１５】本発明による４チャネルシステムの動作を理
解するのに有用なタイミング図である。

【図１６】（ａ）は、本発明による２チャネルシステム
構成のためのメモリマッピングを示す図であって、
（ｂ）は、処理の間の行および列情報の置き換えを示す
本発明の実施態様の一例による並列処理アーキテクチャ
のブロック図である。

【図１７】（ａ）は、２チャネルスイッチングマトリッ
クス接続のブロック図であって、（ｂ）は、図７（ａ）
に示すマトリックスを説明するのに有用なタイミング図
である。

【図１８】（ａ）は、４チャネルスイッチングマトリッ
クス接続のブロック図であって、（ｂ）は、図１８
（ａ）（４チャネルの１つのサンプルを示す）に示すマ
トリックスを説明するのに有用なタイミング図である。

【図１９】本発明の実施態様の一例の動作方法を示すフ
ローチャートである。

【図２０】入力として並列ライン情報を受信し、出力と
して並列ライン情報を提供する並列処理アーキテクチャ
のブロック図である。

【図２１】本発明による、並列サンプル情報を受信し、
並列ライン情報を出力する並列処理アーキテクチャのブ
ロック図である。

【符号の説明】

１０ ビデオリサイジングシステム １２ デシメーティングフィルタ １４ 帯域制限フィルタ １６ ブロック １８ 補間フィルタ ２０ 一次元ビデオリサイジングシステム ２２ ＦＩＦＯ ２４ ＦＩＦＯ ２６ 帯域制限／補間フィルタ ２８ フィードバックパス ３０ ビデオリサイジングシステム ３２ ＦＩＦＯ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス エドワード バブレック アメリカ合衆国 ニュージャージー 08052， メイプル シェード， ガーデ ニア ドライブ 68エイ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 単位長当たりの第１垂直サンプルサイズ
   および単位長当たりの第１水平サンプルサイズを有する
   ディジタル入力信号を、単位長当たりの第２垂直サンプ
   ルサイズおよび単位長当たりの第２水平サンプルサイズ
   を有するディジタル出力信号に変換するビデオフォーマ
   ット変換器であって、 ａ）該ディジタル入力信号を格納する第１メモリ手段
   と、 ｂ）複数の処理セルであって、各セルが、 ｉ）該ディジタル入力信号の単位長当たりの該第１水平
   サンプルサイズを、第１期間中に、単位長当たりの該第
   ２水平サンプルサイズに変換する水平リサンプリング手
   段と、 ｉｉ）該水平リサンプリング手段における変換後に、該
   第２水平サンプルサイズを有する該ディジタル入力信号
   を格納する第２メモリ手段と、 ｉｉｉ）該第２水平サンプルサイズを有する該ディジタ
   ル入力信号の単位長当たりの該第１垂直サンプルサイズ
   を、第２期間中に、単位長当たりの該第２垂直サンプル
   サイズに変換する垂直リサンプリング手段と、 ｉｖ）該垂直リサンプリング手段における変換後に、該
   第２垂直サンプルサイズを有する該ディジタル入力信号
   を格納する第３メモリ手段とを有する、複数の処理セル
   と、 ｃ）該複数の処理セルのそれぞれからの該第２垂直サン
   プルサイズを有する該ディジタル入力信号を格納する第
   ４メモリ手段とを有し、該格納された信号が該ディジタ
   ル出力信号を構成するビデオフォーマット変換器。
2. 【請求項２】 前記処理セルのそれぞれに対して、前記
   水平リサンプリング手段および前記垂直リサンプリング
   手段は、単一なリサンプリングプロセッサ手段を有す
   る、請求項１に記載のビデオフォーマット変換器。
3. 【請求項３】 前記第２水平サンプルサイズを有する前
   記ディジタル入力信号を前記第２メモリ手段に格納され
   る垂直フォーマットに置き換えるための、前記処理セル
   のそれぞれを接続する水平−垂直スイッチング手段をさ
   らに有する、請求項２に記載のビデオフォーマット変換
   器。
4. 【請求項４】 前記第２垂直サンプルサイズを有する前
   記ディジタル入力信号を前記第３メモリ手段に格納され
   る水平フォーマットに置き換えるための、前記処理セル
   のそれぞれを接続する垂直−水平スイッチング手段をさ
   らに有する、請求項３に記載のビデオフォーマット変換
   器。
5. 【請求項５】 前記水平−垂直スイッチング手段および
   前記垂直−水平スイッチング手段が、単一なスイッチン
   グ手段を有する、請求項４に記載のビデオフォーマット
   変換器。
6. 【請求項６】 前記複数の処理セルが２から８個の範囲
   である、請求項５に記載のビデオフォーマット変換器。
7. 【請求項７】 前記ディジタル入力信号が、該ディジタ
   ル入力信号が、前記第１メモリ手段に書き込まれるレー
   トの２倍のレートで該第１メモリ手段から読み出され
   る、請求項６に記載のビデオフォーマット変換器。
8. 【請求項８】 前記ディジタル出力信号が、前記複数の
   処理セルのそれぞれからの前記第２垂直サンプルサイズ
   を有する前記ディジタル入力信号が前記第４メモリ手段
   に書き込まれるレートの１／２のレートで、該第４メモ
   リ手段から読み出される、請求項７に記載のビデオフォ
   ーマット変換器。
9. 【請求項９】 前記ディジタル入力信号が並列ラインオ
   リエンテーションを有し、前記ディジタル出力信号が並
   列ラインオリエンテーションを有し、 ａ）前記第１メモリ手段のそれぞれに該ディジタル入力
   信号を格納する前に、該並列ライン配向されたディジタ
   ル入力信号をデマルチプレクスする直列−並列ラインデ
   マルチプレクサと、 ｂ）前記第４メモリ手段のそれぞれに格納された前記信
   号のそれぞれをマルチプレクスし、該ディジタル出力信
   号を該並列ラインオリエンテーションで生成する並列−
   直列ラインマルチプレクサと、 をさらに有する、請求項４に記載のビデオフォーマット
   変換器。
10. 【請求項１０】 前記ディジタル入力信号が並列ライン
    オリエンテーションを有し、前記ディジタル出力信号が
    並列サンプルオリエンテーションを有し、 ａ） 前記第１メモリ手段のそれぞれに該ディジタル入
    力信号を格納する前に、該並列ライン配向されたディジ
    タル入力信号をデマルチプレクスする直列−並列ライン
    デマルチプレクサと、 ｂ）前記第４メモリ手段のそれぞれに格納された前記信
    号のそれぞれをマルチプレクスし、該ディジタル出力信
    号を該並列ラインサンプルオリエンテーションで生成す
    る並列サンプルマルチプレクサと、 をさらに有する、請求項４に記載のビデオフォーマット
    変換器。
11. 【請求項１１】 前記ディジタル入力信号が並列サンプ
    ルオリエンテーションを有し、前記ディジタル出力信号
    が並列ラインオリエンテーションを有し、 ａ）前記第１メモリ手段のそれぞれに該ディジタル入力
    信号を格納する前に、該並列サンプル配向されたディジ
    タル入力信号をデマルチプレクスする並列サンプルデマ
    ルチプレクサと、 ｂ） 前記第４メモリ手段のそれぞれに格納された前記
    信号のそれぞれをマルチプレクスし、該ディジタル出力
    信号を該並列ラインオリエンテーションで生成する並列
    −直列ラインマルチプレクサと、 をさらに有する、請求項４に記載のビデオフォーマット
    変換器。
12. 【請求項１２】 少なくとも１つのサンプルを有するデ
    ィジタル入力信号の水平および垂直サンプル情報を処理
    し、サンプル化されたデータディジタル出力信号を生成
    する方法であって、該ディジタル入力信号サンプルが、
    単位長当たりの第１垂直サンプルサイズの複数の垂直列
    および単位長当たりの第１水平サンプルサイズの複数の
    水平ラインを有し、該ディジタル出力信号が、単位長当
    たりの第２垂直サンプルサイズの複数の垂直列および単
    位長当たりの第２水平サンプルサイズの複数の水平ライ
    ンを有し、該方法が、 ａ）該ディジタル入力信号の第１水平ラインを第１メモ
    リ装置から読み出す工程と、 ｂ）該ディジタル入力信号の該第１水平ラインを、第１
    垂直列として第２メモリ装置に格納する工程と、 ｃ）該第１メモリ装置からの該水平ラインのすべてが、
    垂直列として該第２メモリ装置に格納されるまで、該第
    １メモリ装置に中間ディジタル信号として格納されてい
    る該ディジタル入力信号の後続の各水平ラインについて
    工程（ａ）および（ｂ）を繰り返す工程と、 ｄ）該中間ディジタル信号の第１水平ラインを該第２メ
    モリから読み出す工程と、 ｅ）該中間ディジタル信号の該第１水平ラインを処理す
    る工程と、 ｆ）該中間ディジタル信号の該第１水平ラインを、該デ
    ィジタル出力信号の第１水平ラインとして該第１メモリ
    装置に格納する工程と、 ｇ）該処理が完了し、該第２メモリ装置の該水平ライン
    のすべてが、該ディジタル出力信号として、該第１メモ
    リ装置に格納されるまで、該第２メモリ装置に格納され
    ている該中間ディジタル信号の後続の各水平ラインにつ
    いて工程（ｄ）、（ｅ）および（ｆ）を繰り返す工程
    と、 を包含する方法。
13. 【請求項１３】 ディジタル入力信号の水平および垂直
    サンプル情報を処理する際に、ディジタル出力信号の水
    平および垂直成分を示す所定数のビットのアドレスを生
    成し、少なくとも１つのサンプルを有する該ディジタル
    出力信号を生成する方法であって、該ディジタル出力信
    号サンプルが、単位長当たりの垂直サンプルサイズの垂
    直成分および単位長当たり水平サンプルサイズの水平成
    分を有し、該方法が、 ａ）該所定数のビットの第１部分を、該ディジタル出力
    信号の該水平成分を示すのに用いるように割り当てる工
    程と、 ｂ）該所定数のビットの第２部分を、該ディジタル出力
    信号の該垂直成分を示すのに用いるように割り当てる工
    程と、 ｃ）該水平成分または該垂直成分のいずれかが、該水平
    または垂直成分のそれぞれの該サイズを示すためにさら
    にビットを必要とするかどうかを決定する工程と、 ｄ）該所定数のビットの第３部分を、工程（ｃ）で決定
    されたように、該水平成分または該垂直成分のいずれか
    を示すのに用いるように割り当てる工程と、 を包含する方法。
14. 【請求項１４】 ディジタル出力信号の前記水平および
    垂直成分を示す所定数のビットのアドレスを生成する方
    法であって、該アドレスが１９ビットからなり、該所定
    数のビットの該第１部分が８ビットに等しく、該所定数
    のビットの該第２部分が８ビットに等しく、該所定数の
    ビットの該第３部分が３ビットに等しい、請求項１３に
    記載の方法。