JP4987364B2 - ラインメモリ実装装置とテレビジョン受信装置 - Google Patents

Description

この発明は、ラインメモリ実装装置とテレビジョン受信装置に関するものであり、特に複数のＲＡＭ部品を用いて、そのハードウエアメモリに対して論理上のラインメモリを形成できるようにしたものである。

映像信号処理装置において映像データを処理する種々の演算部で、ラインメモリが用いられる。ラインメモリは、例えば８ビット、あるいは１６ビットのビット幅と、水平方向１ライン分のピクセル数に対応した長さを有する。複数のラインメモリを用いた回路は、例えば垂直解像度の変換、切り替えに利用されている。また複数のラインメモリをフィルタ処理回路として用いた例もある（例えば特許文献１）。
特開平１０−３４０３４０号公報

上記した従来の技術では、複数のラインメモリはデータ遅延処理のための利用方法が主である。そして、基本的には１つ１つのラインメモリを先入れ先出しバッファ（ＦＩＦＯ）として取り扱っている。このために、複数のラインメモリの出力を用いる演算部の入力ビット幅、入力画素数に応じて、前段のラインメモリの配列数を設計している。また複数のラインメモリでは、個々にリード・ライトポイントを設定している。

この発明に係る一実施の形態が目的とするところは、個々に構成された複数のラインメモリ部品を用いるのではなく、複数のＲＡＭ（ランダムアクセスメモリ）部品を用いて、この複数のＲＡＭ部品を一体的に駆動しつつ、論理上のラインメモリを形成することができるようにしたラインメモリ実装装置と制御方法と表示装置を提供することにある。

さらにまた、上記のラインメモリを形成するに当たり、ＲＡＭ部品を効率的に用いることで、ハードウエアコストを下げる設計としたラインメモリ実装装置とテレビジョン受信装置を提供することにある。

上記の目的を達成するために本実施形態では、縦列接続した複数のＲＡＭ部品と、
前記複数のＲＡＭ部品のアドレスに論理上の複数のラインメモリを割り当て、前記縦列接続された前記複数のＲＡＭ部品の中の最終段のＲＡＭ部品のデータ出力側の一部と初段のＲＡＭ部品のデータ入力側の一部とを接続する接続部を複数個所設けて、前記複数のラインメモリを直列接続状態にした接続手段とを有し、
各ラインメモリは、ライン幅のビット数が輝度信号又はカラー信号の画素のビット数に対応し、ライン長のビット数がテレビジョン信号の1つの水平ラインに配列される複数の画素の全ビット数に対応するものとして定義され、
前記複数のＲＡＭ部品の中の各ＲＡＭ部品は、
前記複数のラインメモリが割り当てられていないビット幅方向のビット数が、１つのラインメモリのライン幅方向のビット数より少ない数であり、
ワード長方向のビット数が１つのラインメモリのライン長方向のビット数より少なく、前記初段のＲＡＭ部品に各ラインメモリの先頭入力部が設定され、前記最終段のＲＡＭ部品に各ラインメモリの最終出力部が設定されている。

上記の手段により、ＲＡＭ部品のビット幅に、ラインメモリの深度（ビット）を割り当てることになる。

（１）これにより、ラインメモリを個々に用意する必要がなく、複数のラインメモリを複数のＲＡＭ部品上に形成することになる。よって、ＲＡＭ部品の有効な活用が得られ、またラインメモリの行数を設定する際の自由度が高い。このことは、ハードウエアコスト削減という効果を得ることが可能である。

（２）また、論理上の複数のラインメモリを、複数のＲＡＭ部品上に割り当てる場合、割り当て方を工夫することで、最少個数のＲＡＭ部品で実現可能となる。これによりＲＡＭ部品の有効な活用と、ハードウエアコスト削減を得ることが可能である。

以下、図面を参照しながらこの発明の実施の形態を説明する。図１は、一実施の形態である。１１は回路基板あるいはＬＳＩ（大規模集積回路）である。画像データは、入力回路１２を介してＲＡＭ（ランダムアクセスメモリ）部品ＭＢ１に入力される。ｎ個のＲＡＭ部品ＲＡＭ１からＲＡＭｎは、縦列接続されて、例えば基板上に搭載されている。

そして、データ入力側からみて、複数のＲＡＭ部品ＭＢ１−ＭＢｎのうち、最終段のＲＡＭ部品ＭＢｎの出力の一部と初段のＲＡＭ部品ＭＢ１の入力の一部の接続部（接続ライン１３ａ，１３ｂ，１３ｃ，１３ｄ）を複数箇所設けている。

この接続と後述する書き込み読出しアドレス制御により、論理上で直列に形成された複数（Ｎ：例えば８）のラインメモリＬＭ１，ＬＭ２，・・・・・ＬＭ８が形成される。つまり、ラインメモリＬＭ１の出力は、ラインメモリＬＭ２に入力され、またラインメモリＬＭ２の出力は、ラインメモリＬＭ３に入力される。このようにラインメモリ群では、メモリＬＭ１−ＬＭ８が直列接続されたのと等価になる。

１４はＲＡＭ制御部であり、各ＲＡＭ部品ＭＢ１−ＭＢｎに対して、書き込みアドレス及び読出しアドレスを供給している。各ラインメモリＬＭ１，ＬＭ２，・・・・・ＬＭ８の各最終段の出力は、例えば演算部１１３に入力されて、フィルタリング処理、或いは画素の補間処理、圧縮処理、Ｙ／Ｃ分離処理などが行われる。

例えば上記の回路が８ライン分のデータを順次処理する回路とすると、ラインメモリＬＭ１−ＬＭ８の出力は、演算部１１３の処理速度に同期して、同時に演算部１１３に入力される。演算部１１３は、例えば、８ビット×８（１列の８画素分）の画像データを同時に取り込むことができる。そして、例えば、２列分の画素が取り込まれたときに、２×２画素の平均化演算を行い、解像度変換を行なう。

演算部１１３は、例えば（８ビット×８行）分の画素データの演算処理を行い、その結果を出力する。このように画素マクロブロッの処理が終わると、次の画素データが用意される。

上記のようにラインメモリ実装においては、直列接続された複数（Ｎ）のラインメモリＬＭ１−ＬＭ８のうち、行方向のｎ（図の例ではｎ＝Ｎ）個のラインメモリが縦列接続された複数のＲＡＭ部品ＭＢ１−ＭＢｎに形成されている。

ここで、画素マクロブロックを｛８ビット×８（行＝画素）×８ビット×８（画素）｝とし、上記の回路がデータ処理を行うイメージを示すと、図２に示すようになる。

図２には、１画面分の画素（ピクセル）がＲＡＭ部品ＭＢ１，ＭＢ２、・・・・に対応して区切られた画素マクロブロックの様子を示している。この画素マクロブロックが、ＲＡＭ制御部１４の制御に基づいて、ラインメモリＬＭ１−ＬＭ８に格納される。

この例では、１つの画素マクロブロックの幅が、８ビット×８個（画素）（或いはビット幅）であり、深さが８ビット×８個（画素）（或いはワード数）である。一方、ラインメモリは、ＬＭ１−ＬＭ８にあるように、８ビット×８行である。

図３には、４個の縦列接続されたＲＡＭ部品ＭＢ１−ＭＢ４に対して、ラインメモリＬＭ１−ＬＭＮ（Ｎ本）のなかの例えばＬＭ1、ＬＭ２、ＬＭ３が割り当てられた例を示している。図４には、１つのＲＡＭ部品ＭＢ０の例を示している。１つのラインメモリのビット幅がＰビットであり、長さがＨビットであるとする。そして、ＲＡＭ部品のビット幅が３Ｐであり、深さ（長さ）がＷであるとする（縦長タイプ）。この例では、例えばラインメモリの長さＨが４Ｗに相当するものとして示している。

すると、図３に示すように、４個のＲＡＭ部品ＭＢ１−ＭＢ４に対して、ラインメモリＬＭ１−ＬＭ３の領域を確保することができる。

上記のように、複数のラインメモリＬＭ１−ＬＭ３の一部が１つのＲＡＭ部品ＭＢ０に収まると、ＲＡＭ制御部１４からの１組のライトポインタＷＰとリードポインタＲＰにより、複数のラインメモリＬＭ１−ＬＭ３の入力出力制御を同時に行なうことが可能である。

ラインメモリの行数は、少なくともＲＡＭ部品のビット幅に収まる程度の行数を１まとめにして設計するほうが好ましい。これにより、複数のＲＡＭ部品を縦列接続し、このハードウエアに対して、論理的なラインメモリ群に効率的に割り当てることができるからである。もちろんラインメモリの総行数があるＲＡＭ部品のビット幅に収まらない場合であっても、複数のＲＡＭ部品を縦列接続したものを、さらに並列接続することで割り当ての効率化につながることがあるのは自明である。

上記の例では、ＲＡＭ部品のビット幅方向が複数のラインメモリの行方向に一致し、深さ（ワード数）方向が、複数のラインメモリの長さ方向に一致している。しかしこの発明の考えかたは、このような方式に限定されることはない。ＲＡＭ部品のビット幅方向が複数のラインメモリの長さ方向に一致し、深さ（ワード数）方向が、複数のラインメモリの行方向に一致してもよい。

このような割り当ては、複数のＲＡＭ部品に対する制御部１４のアドレス制御により可能である。一方、画素マクロブロックの方向に応じて、ラインメモリ群の出力側の演算部は、水平方向に並ぶ複数の画素を同時に取り込むケースと、垂直方向に並ぶ複数の画素を同時に取り込むケースに分類される。

図５（Ａ）には、輝度信号Ｙと色差信号Ｃｒ，Ｃｂを画素マクロブロック単位で処理する回路構成の例を示している。図５（Ｂ）に示すように、輝度信号は（８画素×８画素）単位、色差信号は（４画素×４画素）単位で例えば圧縮のための量子化処理が行われるものとする。このような場合、画素マクロブロックとして（８画素×８画素）、（４画素×４画素）、（４画素×４画素）を設定する。

そして、縦列接続されたＲＡＭ部品ＹＭＢ１−ＹＭＢｎ，縦列接続されたＲＡＭ部品ＲＭＢ１−ＲＭＢｎ，縦列接続されたＲＡＭ部品ＢＭＢ１−ＢＭＢｎが用いられる。

図５（Ａ）に示すようにラインメモリとしては、８行のラインメモリＬＭ１−ＬＭ８、４行のラインメモリＬＭ１−ＬＭ４、４行のラインメモリＬＭ１−ＬＭ４を構築する。このように構成した場合は、輝度信号Ｙと色差信号Ｃｒ，Ｃｂの画素マクロブロックを、複数のラインメモリに割り付けることで、効率的なハードウエア設計が可能であり、無駄のない回路構成となる。なお、輝度信号Ｙと色差信号Ｃｒ，Ｃｂの処理タイミングを合わせるために、色差信号Ｃｒ，Ｃｂの画素マクロブロックにデータオールゼロの画素マクロブロックを利用してもよい。

図６は、８画素×８画素のブロックを画素マクロブロックとして取り扱うことができるＲＧＢ処理回路の例を示している。ＲＡＭ部品ＲＭＢ１−ＲＭＢｎに形成された、ラインメモリ群２１１がＲの画素を取り扱う部分であり、ＲＡＭ部品ＧＭＢ１−ＧＭＢｎに形成された、ラインメモリ群２１２がＧの画素を取り扱う部分であり、ＲＡＭ部品ＢＭＢ１−ＢＭＢｎに形成された、ラインメモリ群２１３がＢの画素を取り扱う部分である。演算部１１３は、量子化部に限らず、フィルタ部であってもよい。ＲＭＢ１−ＲＭＢｎがそれぞれＲの画素のマクロブロックであり、ＧＭＢ１−ＧＭＢｎがそれぞれＧの画素のマクロブロックであり、ＢＭＢ１−ＢＭＢｎがそれぞれＢの画素のマクロブロックである。

図７は、演算部１１３としてフレーム間画素データの演算部を示している。そして、ラインメモリ群２２１が時間調整用の回路、ラインメモリ群２２２がフレーム遅延用の回路を形成している。ＧＭＢ１−ＧＮＢｎがＲＡＭ部品である。なお各フレームのある８ライン分データは存在すればよいので２２１→２２２間の遅延は別手段で行なってもよい。

この構成であると、１列分（１つのＲＡＭ部品）のの出力画素（８画素）と、これより１フレーム前の１列分の画素（８画素）とを同時に演算部１１３に取り込むことができる。つまり、この回路構成であると、現フレームの画素マクロブロックと、これに対応する１フレーム前の画素マクロブロックとを比較し、画像動き情報を得ることができる。もちろんフレーム使用するは現フレームと前フレームとの２枚に限定することはなくさらに多くのフレーム枚数を使用した処理を行う際にも拡張できる。

図８には、この発明の他の実施の形態を示している。この実施の形態では、入力回路１２の前段に、入力制御部１００を設けた例である。この入力制御部１００は、画像の回転処理、傾き処理、左右或いは上下反転処理、縮小、拡大などの処理をより行いやすくした例である。画像データが予めフレームメモリ１１０に蓄積される。この場合、読出しアドレス、或いは書き込みアドレスを制御し、画像の回転処理、傾き処理、左右或いは上下反転処理、縮小、拡大などの処理を行うのである。その後、ＲＡＭ部品群に形成された複数のラインメモリと、演算部１１３を用いて、フィルタリングなどを行なう回路として実現されている。

図９（Ａ）は、図８のフレームメモリ１１０から画素データを読み出すときの読出し方向を矢印で示している。この例では、１行毎に画素データが読み出される。そして、８行の画素データが読み出されたときに、図８に示すＲＡＭ部品ＭＢ１−ＭＢｎが確定する。このような読出しを行なう画素マクロブロックであると、垂直方向のフィルタ処理、あるいは、ライン補間を行う場合に有効である。

この発明は上記のような画素マクロブロックの形成に限定されるものではない。例えば図９（Ｂ）に示す矢印の方向で、画素データをフレームメモリ１１０から読出してもよい。このように画素データが読み出されて、ラインメモリＬＭ１−ＬＭ８上に展開された場合、以下のような処理に好適となる。即ち、このときの画素マクロブロックは、水平方向のフィルタリング処理、あるいは水平方向の補間画素を成生する場合に有効である。

この発明は上記の実施形態に限定されるものではない。ＲＡＭ部品の縦横の画素数は、８×８、１６×１６、４×４だけでなく、縦横の画素数が異なっていてもよいことは勿論である。

図１０にはこの発明が適用されたテレビジョン受信装置を示している。チューナ部９０１で受信された信号は、復調部９０２に入力される。復調部９０２では、ベースバンドのデジタル映像信号が得られる。この映像信号は、画像処理をおこなう信号処理部９０３に入力される。信号処理部９０３では表示に適合するように信号処理が行われる。フィルタリング処理、輝度信号、色信号のそれぞれの調整処理、解像度の変換処理が行われる。また記録再生装置９０４に記録される信号は、圧縮・復号処理部９３４で圧縮される。記録再生装置９０４の信号の再生時には復号処理が行われる。制御部９１１は、信号処理部９０３の動作を統括して制御することができる。信号処理部９０３から出力された表示用信号は、表示部９０５に入力される。

信号処理部９０３には、Ｙ／Ｃ分離部９３１、水平・垂直フィルタ部９３２、解像度変換部９３３、圧縮・復号処理部９３４、またアスペクト比の変換、ライン数の変換及び動特性改善処理のために、補間画素生成部９３５が設けられている。Ｙ／分離部９３１から補間画素生成部９３５までは必ずしも全てを備える必要はなく、一部のみ実現されていてもよい。これらのブロックではラインメモリ群が用いられる。このラインメモリ群の構成は、図１から図８で説明した通りである。Ｙ／Ｃ分離部９３１では、１ライン前と後の画像データが加算処理される部分と、減算処理される部分を有する。これにより輝度信号と色信号成分を分離している。分離された輝度信号と色信号成分は、復調され、水平及び又は垂直フィルタ部９３２でフィルタリングされる。また解像度変換部９３３にて解像度の変換処理が行われる。また圧縮・復号処理部９３４では、記録信号のために画像データの圧縮が行なわれる。また補間画素生成部９３５ではアスペクト比やライン数の変換、および動特性改善のための空間的もしくは時間的隣接画素間の演算を行なう。

次に、図１１を参照して、ＲＡＭ部品の使用数と、論理上形成されるラインメモリとの関係を説明する。今、ＲＡＭ部品としてタイプ１とタイプ２があるものとする、
タイプ１…ビット幅Ｂ＝８ビットであり、深さＷ＝６４段とする、
タイプ２…ビット幅Ｂ＝１６ビットであり、深さＷ＝３２段とする、
両者とも面積は、同じである（（８×６４）＝（１６×３２））。

一方、ラインメモリとしては、ビット深度Ｐ＝５ビット、１ラインの画素数Ｈ＝９０画素が要求され、かつ３ラインの回路が要求されているものとする。

図１１（Ａ）は、上記のタイプ１のＲＡＭ部品を用いて、ラインメモリＬＭ１，ＬＭ２，ＬＭ３を形成した例である。この例であると、６個のＲＡＭ部品１２１−１２６を用いて構成しなければならない。この構成であると、ＲＡＭ部品１２１−１２６の斜線の領域のように無駄な領域が多い。これに対して、図１１（Ｂ）は、上記のタイプ２のＲＡＭ部品を用いて、ラインメモリＬＭ１，ＬＭ２，ＬＭ３を形成した例である。この例であると、３個のＲＡＭ部品１３１、１３２、１３３で実現することができ、無駄な領域がほとんど無いことになる。

図１１（Ａ），図１１（Ｂ）を比べるとわかるように、ＲＡＭ部品は、そのビット幅ができるだけ大きいほうが、複数行のラインメモリ部分を効率よく割り当てることができる可能性が高い。つまり少ないＲＡＭ部品でできるだけ多くのラインメモリを形成することが可能である。これにより、本方式で実現するラインメモリを用いた装置は、ハードウエアコストの面で有利であり、消費電力が低いという面でも有利である。

図１２は、図６に示した回路を実現した他の例であり、この回路は、ＲＡＭ部品ＲＭＢ１−ＲＭＢｎが縦列接続されている。そして、ラインメモリ群２１１が形成されている。図６の回路との相違点は、ＲＧＢ処理回路としてＲＡＭ部品が独立していないことである。すなわち、ＲＡＭ部品使用個数は減少している。

図１３は、図５（Ａ）に示した回路を実現した他の例であり、この回路は、ＲＡＭ部品ＹＭＢ１−ＹＭＢｎが縦列接続されている。そして、ラインメモリ群２２１が形成されている。図５（Ａ）の回路との相違点は、Ｙ処理回路、Ｃｒ処理回路、Ｃｂ処理回路として、それぞれＲＡＭ部品が独立していないことである。すなわち、ＲＡＭ部品使用個数は減少している。

以上の例で明らかなように、目的とするラインメモリ群を形成する際には、よりＲＡＭ部品使用個数が減少する組み合わせを見出すことができる。この組み合わせにおいては、必ずしも単一タイプのＲＡＭ部品しか使用してはならないというわけではなく、より柔軟に複数のタイプのＲＡＭ部品を組み合わせることや、縦列接続を基本とした上でさらに並列接続する組み合わせも可能となる。即ち、本発明によって最適のＲＡＭ部品の組み合わせを採れる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

この発明に係る一実施の形態を示す構成説明図である。 図１の装置で処理されるＲＡＭ部品に対応した画素ブロックを示す図である。 複数の縦長タイプのＲＡＭ部品に複数のラインメモリを割り当てた例を示している。 ＲＡＭ部品の一例を示している。 本発明の他の実施の形態の回路ブロックと画素ブロックの説明図である。 本発明のさらに他の実施の形態を示す回路図である。 さらにこの発明の他の実施の形態を示す回路図である。 さらにまたこの発明の他の実施の形態を示す回路図である。 画素ブロックをラインメモリ群に供給するときの画素データの読出し方法の例を示す説明図である。 この発明が適用されたテレビジョン受信装置の構成例を示す図である。 この発明の効果を説明するために、設計要求に応じて、ＲＡＭ部品の選択例を示す説明図である。 さらにこの発明の他の実施の形態を示す回路図である。 さらにまたこの発明の他の実施の形態を示す回路図である。

符号の説明

ＬＭ１−ＬＭ８…ラインメモリ、ＭＢ１−ＭＢｎ…ＲＡＭ部品、１２…入力回路、１４…ＲＡＭ制御部、１１３…演算部。

Claims (4)

1. 縦列接続した複数のＲＡＭ部品と、
   前記複数のＲＡＭ部品のアドレスに論理上の複数のラインメモリを割り当て、前記縦列接続された前記複数のＲＡＭ部品の中の最終段のＲＡＭ部品のデータ出力側の一部と初段のＲＡＭ部品のデータ入力側の一部とを接続する接続部を複数個所設けて、前記複数のラインメモリを直列接続状態にした接続手段とを有し、
   各ラインメモリは、ライン幅のビット数が輝度信号又はカラー信号の画素のビット数に対応し、ライン長のビット数がテレビジョン信号の1つの水平ラインに配列される複数の画素の全ビット数に対応するものとして定義され、
   前記複数のＲＡＭ部品の中の各ＲＡＭ部品は、
   前記複数のラインメモリが割り当てられていないビット幅方向のビット数が、１つのラインメモリのライン幅方向のビット数より少ない数であり、
   ワード長方向のビット数が１つのラインメモリのライン長方向のビット数より少なく、前記初段のＲＡＭ部品に各ラインメモリの先頭入力部が設定され、前記最終段のＲＡＭ部品に各ラインメモリの最終出力部が設定されている
   ラインメモリ実装装置。
2. 前記複数のラインメモリは、
   前記輝度信号のための第1のグループである複数のラインメモリと、
   前記カラー信号のための第２のグループである複数のラインメモリを含み、
   前記カラー信号は、色差信号であり、前記輝度信号と出力同期を得るためにデータオールゼロの画素マクロブロックを含む請求項１記載のラインメモリ実装装置。
3. さらに映像データを変換する信号処理部を有し、
   前記信号処理部が、前記複数のラインメモリを含む前記複数のＲＡＭ部品を有する、
   請求項１記載のラインメモリ実装装置。
4. テレビジョン信号を受信するチューナと、
   前記チューナの出力を復調する復調器と、
   前記復調部から出力される画像データを少なくとも表示用の信号に変換処理する信号処理部を有し、
   前記信号処理部は、
   縦列接続した複数のＲＡＭ部品と、
   前記複数のＲＡＭ部品のアドレスに論理上の複数のラインメモリを割り当て、前記縦列接続された前記複数のＲＡＭ部品の中の最終段のＲＡＭ部品のデータ出力側の一部と初段のＲＡＭ部品のデータ入力側の一部とを接続する接続部を複数個所設けて、前記複数のラインメモリを直列接続状態にした接続手段とを有し、
   各ラインメモリは、ライン幅のビット数が輝度信号又はカラー信号の画素のビット数に対応し、ライン長のビット数がテレビジョン信号の1つの水平ラインに配列される複数の画素の全ビット数に対応するものとして定義され、
   前記複数のＲＡＭ部品の中の各ＲＡＭ部品は、
   前記複数のラインメモリが割り当てられていないビット幅方向のビット数が、１つのラインメモリのライン幅方向のビット数より少ない数であり、
   ワード長方向のビット数が１つのラインメモリのライン長方向のビット数より少なく、前記初段のＲＡＭ部品に各ラインメモリの先頭入力部が設定され、前記最終段のＲＡＭ部品に各ラインメモリの最終出力部が設定されている、
   ことを特徴とするテレビジョン受信装置。

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