KR20040030350A - 수지 입자를 이용한 반도체 기판 상의 유기막의 연마방법과 슬러리 - Google Patents

수지 입자를 이용한 반도체 기판 상의 유기막의 연마방법과 슬러리 Download PDF

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Abstract

본 발명은 반도체 기판 상의 피 연마 대상의 유기막의 기초층을 손상시키지 않고, 유기막을 연마하여, 표면을 평탄화하는 것을 가능하게 하는 유기막의 연마 방법 및 그것에 적합한 슬러리를 제공하는 것을 목적으로 한다. 상기 목적을 달성하기 위해 본 발명은 반도체 기판 상의 유기막인 레지스트(13)를 수지 입자를 포함하는 슬러리를 이용하여 화학기계적으로 연마할 때, 수지 입자보다 경질인 ASG 막(12)이 레지스트(13)의 기초층에 형성되고, 수지 입자의 입경이 홈구멍 DT의 개구부 치수(1d)보다 크게 설정된 슬러리를 이용함으로써, 침식, 스크래치나 막힘을 방지할 수 있다.

Description

수지 입자를 이용한 반도체 기판 상의 유기막의 연마 방법과 슬러리{METHOD OF POLISHING ORGANIC FILM ON SEMICONDUCTOR SUBSTRATE USING RESIN PARTICLES AND SLURRY}
본 발명은 수지 입자를 이용하여 반도체 기판 상의 레지스트 등의 유기막을 연마하는 방법 및 연마에 이용하는 슬러리에 관한 것이다.
종래 기술로서, 필름 기재의 위에 열 경화 수지 입자를 결착제와 함께 도착하고 건조시켜서 형성된 테이프형 연마제가 있고(예를 들면 특허 문헌1 참조), 또한, 멜라민/페놀/폴리이미드 수지로 이루어지는 미소 구형 연마제 및 공찰(共擦) 연마 방법이 알려져 있고(예를 들면 특허 문헌2 참조), 또한, 이온 빔 인프라법 또는 플라즈마 에칭법으로 경화한 레지스트 표면을 CMP 처리하는 방법이 있고(예를 들면 특허 문헌3 참조), 또한, 발연 질산을 공급하면서 웨이퍼를 연마포에 압박하여 제거하는 레지스트의 화학적 기계 연마의 방법이 있다(예를 들면 특허 문헌4 참조).
<특허 문헌1>
특공평2-51951호 공보(제3페이지)
<특허 문헌2>
특개2001-277105호 공보(제2페이지)
<특허 문헌3>
미국 특허 제6,235,636호 명세서(제1페이지, 도 4)
<특허 문헌4>
특개평11-87307호 공보(요약서, 도 3)
종래, 미세한 홈구멍 등이 형성된 요철 형상의 기판과, 그 홈구멍 등의 내부를 포함하는 기판 표면에 퇴적된 레지스트막을 갖는 반도체 웨이퍼의 표면이 평탄화될 때, 실리카 입자를 포함하는 슬러리를 연마재로서 이용한 CMP 법(화학적 기계 연마법)이 이용되고 있었다.
이하, 실리카 입자에 의한 CMP 법을 이용한 캐패시터의 제조 방법이 설명된다.
처음에, 도 6a 내지 도 6c는 제1 종래예의 캐패시터 제조 공정(트렌치 구조)가 도시되는 단면도이다. 여기서는, 실리콘 기판(61) 상의 깊고 좁은 홈구멍 DT(Deep Trench)가 형성되는 영역은 셀 어레이부(6a), 홈구멍 DT이 형성되지 않은 영역은 필드부(6b)가 된다.
도 6a에 도시된 바와 같이, 실리콘 기판(61)에는, 예를 들면 RIE 기술을 이용하여 홈구멍 DT이 형성된다. 이 홈구멍 DT의 내측의 표면 상에는 ASG 막(62)이 형성되고, 또한 홈구멍 DT을 완전하게 매립한 상태에서 소정의 두께로 레지스트막(63)이 형성된다. 이 때문에, 레지스트막(62)은 필드부(6b)에 비해 셀어레이부(6a) 쪽의 표면의 높이가 파선으로 도시한 평탄면보다 낮아서,레지스트막(63) 표면에는 단차가 생긴다.
그 후, 홈구멍 DT의 바닥에서 소정의 높이까지의 레지스트막을 남기도록, 레지스트막(63)이 에치백된다. 그러나, 에치백은 레지스트막(63)의 표면을 기준으로 한 균일한 에칭이기 때문에, 홈구멍 DT의 바닥에서 균일한 높이를 갖는 레지스트막이 형성되지 않는다. 도 6b에 도시한 바와 같이 레지스트막 표면의 단차 형상이 반영된 불균일한 두께의 레지스트막(631∼636)이 각각의 홈구멍 DT 내에 형성된다.
이것에 계속하여 각 홈구멍 DT 내에 남겨진 레지스트막(631∼636)을 마스크로 하여 레지스트막(631∼636)에 의해 덮어져 있지 않은 ASG 막(62)이 에칭되고, 그 후 레지스트막(631∼636)이 에칭된다. 이 때문에, 홈구멍 DT 내에 형성된 ASG 막(62)에는, 레지스트막(631∼636)의 각각의 높이가 패터닝되고, 각각의 홈구멍 DT 내에는, 높이가 불균일한 ASG 막(도시 생략)가 형성된다.
그 후, 홈구멍 DT의 내면부를 포함하는 실리콘 기판(61) 상에 도시 생략된 TEOS 막(테트라에톡시실란막)이 형성되고, 열 처리에 의해 ASG 막에 포함되는 불순물 As가 실리콘 기판(61) 내에 주입되어, As 확산 영역(66)이 형성된다. 이에 따라, 홈구멍 DT 내의 높이가 불균일한 As 확산 영역(66)이, 실리콘 기판(61) 내부에 캐패시터의 한쪽의 전극으로서 형성된다.
이 후, 도시 생략된 TEOS 막 및 ASG 막이 제거되고, 홈구멍 DT의 내면부를 포함하는 기판 위에 NO 막(일산화질소막)(67)이 형성되어, 캐패시터 절연막이 형성된다. 또한, 홈구멍 DT 내부에 매립되도록 폴리실리콘이 퇴적된다.
그 후, NO 막(67)의 표면과 동일 평면이 되도록 폴리실리콘이 평탄화되고,다른 전극(681∼686)이 DT 내에 형성된다. 이에 따라, 도 6c에 도시한 바와 같은 캐패시터가 형성된다.
이 캐패시터의 한쪽의 전극인 As 확산 영역(66)의 높이가 일정하지 않고, 이 As 확산 영역(66)과 캐패시터 절연막인 NO 막(67)과의 대향 면적이 불균일하다. 따라서, 캐패시터 마다의 전극의 대향 면적의 균일성이 확보되지 않아서, 용량이 불균일한 캐패시터가 형성된다.
또한, 이 불균일한 캐패시터가 형성되는 것에 대응하기 위해서, 디바이스적으로 필요 최저한의 용량을 확보하려고 하여 DT를 보다 깊게 판 경우, 프로세스에 능력적/제어적인 부하가 걸려서, 더욱 기대하는 성능을 갖는 디바이스의 제조가 불가능하게 된다고 하는 문제가 생긴다.
또한, 도 7a∼도 7d은 제2 종래예의 캐패시터 제조 공정(트렌치 구조)를 도시하는 단면도이다.
도 7a에 도시한 바와 같이, 실리콘 기판(61)에는 복수의 홈구멍 DT이 형성된다. 이 각 홈구멍 DT의 내벽면 상에 ASG 막(62)이 형성되고, 또한 레지스트막(63)이 형성된다. 이 때문에, 레지스트막(63)은 필드부(6b)에 비해 셀어레이부(6a)의 표면의 높이가 파선으로 도시한 평탄면과 비교하여 낮아서, 레지스트막(63) 표면에는 단차가 생긴다.
그 후 공지의 CMP 법(화학적 기계 연마법)을 이용하여 레지스트막(63)이 연마된다. 그러나, 실리카 입자는 경질이기 때문에, 레지스트막(63) 아래의 ASG 막(62)까지가 연마된다. 이에 따라 도 7b에 도시한 바와 같은 침식(71)이나 스크래치(72)가 생긴다. 또한, 기판(61)에는 홈구멍 DT이 형성되어 있기 때문에, 실리카 입자가 홈구멍 DT의 개구부에 막혀지는, 막힘(73)이 생긴다.
그 후 도 7c에 도시한 바와 같이, 레지스트막(741∼746)이 에치백된다. 그러나, 레지스트막(743)에는 개구부에 실리카 입자가 막혀 있어서, 레지스트(743)가 에치백되지 않는다. 이 때문에 레지스트막(743)과 레지스트막(771∼775)의 높이가 균일하지 않다.
이것에 계속하여 레지스트막(771∼775) 및 레지스트막(743)을 마스크로 하여 ASG 막(62)이 에칭되고, 그 후 레지스트막(771∼775) 및 레지스트막(743)이 에칭된다. 이 때문에, 홈구멍 DT 내에 형성된 ASG 막(62)에는, 레지스트막(771∼775) 및 레지스트막(743)의 각각의 높이가 패터닝되고, 각각의 홈구멍 DT 내에는, 높이가 불균일한 ASG 막(도시 생략)가 형성된다.
그 후, 홈구멍 DT의 내면부를 포함하는 기판 위에 도시 생략된 TEOS 막(테트라에톡시실란막)이 형성되고, 열 처리에 의해 ASG 막에 포함되는 불순물이 실리콘 기판 내에 주입되어, As 확산 영역(75)이 형성된다. 이에 따라, 불균일한 As 확산 영역(75)이 형성되어, 실리콘 기판(61) 내부에 한쪽의 전극이 형성된다.
이 후, 도시 생략된 TEOS 막 및 ASG 막이 제거되고, 홈구멍 DT의 내면부를 포함하는 기판 위에 NO 막(일산화질소막)(67)이 형성되어, 캐패시터 절연막이 형성된다. 또한, 홈구멍 DT 내부에 매립되도록 폴리실리콘이 퇴적된다. 그 후 NO 막(67)의 표면에 평탄화되도록, 폴리실리콘이 에칭되어, 다른 전극(761∼766)이 형성된다. 이에 따라, 도 7d에 도시한 바와 같은 캐패시터가 형성된다.
이 캐패시터의 한쪽의 전극은, As 확산 영역(75)의 높이가 일정하지 않고, 이 As 확산 영역(75)과 캐패시터 절연막인 NO 막(67)과의 대향 면적이 불균일하다. 따라서, 같은 캐패시터의 대향 면적이 확보되지 않아서, 용량이 불균일한 캐패시터가 형성된다. 따라서, 상기 문제가 생긴다.
도 8a∼도 8c는 제3 종래예의 캐패시터의 제조 공정(스택 구조)를 도시하는 단면도이다.
도 8a에 도시한 바와 같이, 기판(81) 상에, 소정의 두께의 절연막(82)이 평탄하게 형성되고, RIE 기술을 이용하여 홈구멍 SN(Storage Node)이 형성된다. 이 위에서 홈구멍 SN 내면부를 포함하는 절연막(82) 표면에 균일한 두께의 폴리실리콘막(83)이 형성되고, 홈구멍 SN 내부에 매립하도록 소정의 두께의 레지스트막(84)이 형성된다.
다음에, 실리카 입자를 이용하여, 레지스트막(84) 및 폴리실리콘막(83)의 상부가 CMP 법에 의해 연마되어, 레지스트 마스크(841∼845)가 형성된다. 따라서 도 8b에 도시한 바와 같은 침식(85)이나 스크래치(86)가 생긴다. 또한, 실리카 입자가 홈구멍 SN의 개구부에 막히는, 막힘부(87)가 생긴다.
그 후, 레지스트 마스크(841∼845)가 에칭된다. 그러나, 레지스트 마스크(843)에 있어서는, 홈구멍 SN의 개구부에 막힘부(87)가 잔존하고 있기 때문에, 레지스트 마스크(843)는 에칭되지 않고 잔존한다. 그 후, 절연막(82)이 에칭되어, 동시에 막힘부(87)도 제거되지만, 레지스트 마스크(843)는 잔존한다.
계속하여 NO 막(일산화질소막)(89)이 폴리실리콘 전극(831∼835) 및기판(61)의 위에 형성되어, 캐패시터 절연막(89)이 형성된다. 그 후, 폴리실리콘(88) 전극이 NO 막(89) 상에 형성되어, 캐패시터의 다른 쪽의 전극이 형성된다.
따라서, 이 캐패시터는 대향 면적이 불균일한 전극을 갖기 때문에, 용량이 불균일이다. 또한, 레지스트 마스크(843)는 에칭되지 않고 잔존하고 있기 때문에, 이 부분은 캐패시터로서의 기능을 잃어버리고 있다.
또한, 이 불균일한 캐패시터가 형성되는 것에 대응하기 위해서, 디바이스적으로 필요 최저한의 용량을 확보하고자 SN이 보다 높게 형성되는 경우, 프로세스에 능력적·제어적인 부하가 걸려, 더욱 기대하는 성능을 갖는 디바이스의 제조가 불가능하게 된다고 하는 문제가 생긴다.
종래의 실리카 입자 등을 이용한 CMP 법에 의한 평탄화에 있어서, 특히 피 연마물의 기초층이 미세한 홈구멍 등이 형성된 요철 형상을 갖고 있는 경우 등에는, 실리카 입자가 경질이기 때문에 상기 기초층까지가 연마되는 스크래치나 침식, 또는 실리카 입자의 막힘 등의 폐해가 생기고 있었다.
이 스크래치나 침식은 기초층의 패턴을 파괴하고, 막힘은 그 후의 공정의 방해가 되기 때문에, 예를 들면 캐패시터 형성 등의 목적이 달성되지 않았다.
따라서, 연질인 유기막을 연마할 때, 실리카 입자는 유기막을 연마함과 동시에 기초층에도 영향을 주게 된다.
그래서 본원 발명의 목적은, 피 연마 대상의 유기막의 기초층을 손상시키지않고, 유기막을 연마하여, 표면을 양호한 상태에서 평탄화하는 것을 가능하게 하는 유기막의 연마 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시 형태의 캐패시터 형성 공정을 도시하는 단면도.
도 2는 본 발명의 제1 실시 형태의 도 1에 연속한 캐패시터 형성 공정을 도시하는 단면도.
도 3은 본 발명의 제1 실시 형태의 도 2에 연속한 캐패시터 형성 공정을 도시하는 단면도.
도 4는 본 발명의 제2 실시 형태의 캐패시터 형성 공정을 도시하는 단면도.
도 5는 본 발명의 제2 실시 형태의 도 4에 연속한 캐패시터 형성 공정을 도시하는 단면도.
도 6은 제1 종래예의 캐패시터 형성 공정을 도시하는 단면도.
도 7은 제2 종래예의 캐패시터 형성 공정을 도시하는 단면도.
도 8은 제3 종래예의 캐패시터 형성 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12, 161∼166 : ASG 막
13, 141∼146, 151∼156 : 레지스트
17 : TEOS 막
18 : As 확산 영역
19, 45, 67, 89 : NO 막
20, 201∼206 : 폴리실리콘
1c, 1d, 1e, 1f, 4c, 4d : 가상선
1a, 4a : 셀 어레이부
1b, 4b : 필드부
41 : 기판
42 : 절연막
43, 431∼435, 46 : 폴리실리콘
44, 441∼445 : 레지스트
6a, 8a : 셀 어레이부
6b, 8b : 필드부
61 : 반도체 기판
62 : ASG 막
63, 631∼636, 741∼746, 771∼775, 84, 841∼845 : 레지스트
65, 71, 85 : 침식
66, 75 : As 확산 영역
681∼686, 761∼766, 83, 831∼835, 88 : 폴리실리콘
72, 86 : 스크래치
73, 87 : 막힘부
81 : 기판
82 : 절연막
상기 과제를 해결하기 위해서, 본 발명은 수지 입자를 포함하는 슬러리를 이용하여 유기막이 노출되는 반도체 기판을 연마하는 것을 특징으로 하는 유기막의 연마 방법을 제공한다.
또한, 수지 입자가 유기막에 대한 화학적 연마 작용을 갖는 액체에 분산된 현탁액인 것을 특징으로 하는 화학적 기계 연마용의 슬러리를 제공한다.
이러한 구성의 슬러리를 이용한 연마에 의해, 피 연마 대상의 유기막의 기초층을 손상시키지 않고 유기막을 연마하여, 그 표면을 양호한 상태에서 평탄화시킬 수가 있어, 예를 들면 반도체 장치의 제조 공정에 이용하여 제조 수율을 향상시킬 수 있다.
<발명의 실시 형태>
이하, 도면을 이용하여 본 발명의 실시 형태가 상세히 설명된다.
도 1 내지 도 3은, 본 발명의 제1 실시 형태에 있어서의 캐패시터(트렌치 구조)의 형성 방법의 과정을 도시하는 단면도이다. 도 1a에 도시된 바와 같이, 실리콘 기판(11)의 표면에는 예를 들면 DRAM의 메모리 셀이 형성되기 위한 캐패시터 형성용의 소정의 패턴이 패터닝된다. 이 패턴에 의해, 실리콘 기판(11)의 소정 부분에 예를 들면 RIE(반응성 이온 에칭) 기술을 이용하여 복수의 깊고 좁은 홈구멍 DT가 균일한 사이즈로 파진다. 여기서는, 홈구멍 DT이 형성된 영역이 셀어레이부(1a)가 되고, 홈구멍 DT이 형성되어 있지 않은 영역이 필드부(1b)가 된다.
그 후, 홈구멍 DT 내면부를 포함하는 실리콘 기판(11) 전면에, 예를 들면 CVD법(화학 기상 증착법)을 이용하여, 균일한 두께의 비소·규산 유리(이하, ASG라 함)막(12)이 형성된다. 또한 홈구멍 DT 내부가 완전하게 매립되도록, ASG 막(12) 상에 소정의 두께의 유기막인 레지스트막(13)이 형성된다.
레지스트막(13)은, 셀 어레이부(1a)에서는 홈구멍 DT 내에 그 일부가 흡수되기 때문에, 실리콘 기판(11)의 표면에서, 레지스트막(13)은 필드부(1b)에 비해 셀 어레이부(1a) 쪽의 표면의 높이가 낮게 되어, 레지스트막(13)의 표면에는 파선으로 도시한 평탄면에 대하여 실선으로 도시된 바와 같이 단차가 생긴다.
여기서, 도 1b에 도시된 바와 같이, 기판(11) 상에 형성된 ASG 막(12) 표면에 셀 어레이부(1a)로부터 필드부(1b)에 걸쳐서 가상선(1c)이 설정된다. 이 가상선(1c)까지, 수지 입자를 포함하는 슬러리를 이용하여 CMP 장치에 의해 레지스트막(13)이 연마되어, 평탄화된다. 이 CMP 장치는, 도시는 생략하지만, 예를 들면 회전 정반과, 이 회전 정반의 상면부에 고정된 연마 패드와, 이 연마 패드상에 슬러리를 공급하는 노즐과, 이 회전 정반과는 반대 방향으로 회전하는 웨이퍼 유지부와, 이들을 동작시키는 구동 장치로 구성된다. 이 웨이퍼 유지부에 웨이퍼가 고정되고, 연마 패드와의 사이에 슬러리가 주입되고, 구동 장치에 의해 구동되어, 웨이퍼 표면이 연마된다.
이 슬러리에 포함되는 수지 입자는, 적어도 ASG 막(12)의 형성 공정 직후에 형성된 홈구멍 DT의 잔류 개구부의 최소 개구 치수(1d)에 비교하여, 큰 입경을 갖고 있는 것을 특징으로 한다. 이 때문에, CMP에 의한 연마 시에, 수지 입자가 가상선(1c) 이하까지 침입하여, 홈구멍 DT 내부에 있는 레지스트를 깎는 경우는 거의 없다. 따라서, 개구 부분에 수지 입자가 막히는 것도 거의 발생하지 않는다.
그러나, 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 생긴 경우, 이들이 CMP 공정에서 홈구멍 DT에 막히게 될 우려가 있다. 그러나, 이 수지 입자는 레지스트(13)를 제거하는 엣칭에 대하여 비내성을 가지고 있는 것을 특징으로 한다. 이 때문에, 가령 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 CMP 공정에서 홈구멍 DT에 막혔다고 해도, 이 후의 레지스트 마스크(141∼146)의 에치백 시에, 이 막힌 수지 입자는 레지스트와 함께 제거된다.
또한, 이 수지 입자는 모든 입경이 균일하게 형성된 구형 입자인 것이 바람직하다. 예를 들면, 폴리스틸렌계의 수지를 이용하여 수지 입자를 형성하면, 입경의 제어를 용이하게 할 수 있어, 입경의 균일성이 향상되는 것을 알 수 있다. 또한, 입경이 균일하기 때문에, 슬러리 내의 수지 입자의 분산성도 향상시킬 수 있다. 또한, 입경이 균일하기 때문에, 웨이퍼 표면과 연마 패드 표면은 상호 평행 상태가 유지된 채로, 서로가 상대적으로 회전되어, 웨이퍼 전면이 균일하게 연마된다.
또한, ASG 막(12)은, 슬러리에 포함되는 수지 입자에 비해 경질이고 또한 수지 입자는 레지스트막(13)에 비해 경질이다. 이 때문에, ASG 막(12)이 CMP의 스토퍼막으로서 작용하기 때문에, 슬러리에 포함되는 수지 입자에 비교하여 연질인 레지스트 만이 연마된다. 이에 따라 스크래치나 침식을 확실하게 방지할 수 있다.
또한, 슬러리를 형성할 때에, 아민기 등의 유기계 질소 화합물을 성분으로 하는 첨가제를 가함으로써, 에칭레이트가 향상되어, 연마면의 면 내의 슬러리의 균일성도 향상하였다. 또한, 이 첨가제는 휘발성도 작기 때문에, 슬러리의 액성의 안정성도 좋은 것을 확인할 수 있었다.
또한, ASG 막(12)은 수지 입자 슬러리에 의해서 연마되는 경우는 없기 때문에, 실리콘 기판(11) 표면에 형성된 캐패시터용의 패턴은 ASG 막(12)에 의해서 보호된다.
따라서, 이 수지 입자 슬러리를 이용한 CMP 법에 의해서, 도 1b에 도시한 바와 같이, 레지스트막(13)은 ASG 막(12)의 표면에 의해서 규제되어 연마되어, 가상선(1c)의 위치에서 양호하게 평탄화된다. 이에 따라, 홈구멍 DT 내의 레지스트 마스크(141∼146)의 표면이 평탄화되어, 홈구멍 DT 내에서 균일한 높이의 레지스트 마스크(141∼146)가 형성된다.
다음에 도 1c에 도시된 바와 같이, 홈구멍 DT 내의 바닥에서 소정의 높이의 레지스트 마스크를 남기기 위해서, 가상선(1c)을 기준으로 하여, 레지스트 마스크(141∼146)가 에치백된다. 이에 따라, 도 1c의 단면도로부터 알 수 있는 바와 같이, 홈구멍 DT의 바닥으로부터, 가상선(1c)과 평행하게 설정되는 가상선(1e)까지의 같은 높이를 갖는 레지스트 마스크(151∼156)가 균일하게 형성된다.
또, 도시는 생략되어 있지만, 도 1b의 CMP의 공정에서 만일, 홈구멍 DT 내에 막힌 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 있었다고 해도, 여기서의 에치백에 의해 레지스트 마스크(141∼146)와 함께 제거된다. 이 때문에후 공정에서의 막힌 수지 입자에 의한 마스킹의 폐해는 발생하지 않는다.
상술되는 수지 입자는, 이하의 실시 형태에 있어서도 마찬가지로 사용될 수 있다. 여기서는, 도 2a은 도 1c에 도시되는 캐패시터 형성 공정의 계속이 도시된다. 도 2a에 도시된 바와 같이, 레지스트 마스크(151∼156)를 에칭 마스크로서 이용하여, 노출하고 있는 ASG 막(12)의 일부가 불화 수소계의 액체를 이용한 웨트 에칭에 의해 제거된다. 이에 따라 홈구멍 DT 내에는 균일한 높이의 ASG 막(161∼166)이 형성된다.
또한 레지스트 마스크(151∼156)가 에칭되어, 도 2b에 도시된 바와 같이 홈구멍 DT 내에 바닥에서 균일한 높이를 갖는 ASG 막(161∼166)이 잔존한다.
다음에 도 2c에 도시된 바와 같이, 테트라에톡시실란(TEOS) 가스를 이용하여 플라즈마 CVD법에 의해, 실리콘 기판(11) 표면 및 홈구멍 DT 내면 전체에는, 균일한 두께로 박막의 TEOS 막(17)이 형성된다. 이어서, 이 TEOS 막(17)을 실리콘 기판(11)의 열 처리 피막으로서 이용하여, 열 처리를 행하여, ASG 막(161∼166)에 포함되는 불순물 As를 실리콘 기판(11) 내에 확산시킨다.
따라서, 도 2d에 도시된 바와 같이, 각각의 홈구멍 DT과 같은 접촉 면적을 갖는 As 확산 영역(18)이, 캐패시터의 한쪽의 전극으로서 실리콘 기판(11) 내에 형성된다. 또, 여기서의 확산 시간은, 적어도, 도 2d에 도시된 바와 같이 각각의 인접하는 홈구멍 DT의 내벽면에서 신장한 확산 영역이 홈구멍 DT 사이에 끼워진 실리콘 기판(11) 내에서 상호 접합하는 정도로 한다.
도 3a에서는, 도 2d에 도시되는 캐패시터 형성 공정의 계속이 도시되고,TEOS 막(17) 및 열 처리된 ASG 막(161∼166)이 엣칭에 의해 제거된 상태를 도시한다.
톤에 도 3b에 도시된 바와 같이, 예를 들면 CVD법을 이용하여, 노출된 홈구멍 DT 내면부를 포함하는 실리콘 기판(11) 전면에, 균일한 두께의 NO(일산화질소) 막(19)이, 캐패시터 절연막으로서 형성된다.
또한, 도 3c에 도시된 바와 같이, NO 막(19) 상에는, 폴리실리콘막(20)이 홈구멍 DT 내에 매립되도록 형성된다.
그 후, 도 3d에 도시된 바와 같이, NO 막(19)의 상면의 가상선(1c)과 평행하게 설정된 가상선(1f)까지 폴리실리콘막(20)이 에칭된다. 이에 따라, 홈구멍 DT 내부에는, 폴리실리콘에 의한 캐패시터의 다른 쪽의 전극(201∼206)이 NO 막(19)에 의해 상호 절연된 상태에서 형성된다.
상술된 바와 같이, 본 실시의 형태에 있어서는, 균일한 높이의 확산 영역이 실리콘 기판(11) 내부의 홈구멍 DT의 내벽면에 따라 형성되는 것이 가능하다. 따라서, 실리콘 기판(11) 내부에 균일한 면적을 갖는 캐패시터의 한쪽의 전극이 형성되기 때문에, 캐패시터 마다의 용량도 균일하게 형성된다.
따라서, 종래의 상기 불균일한 캐패시터가 형성되는 것에 따른 문제는 해결되어, 프로세스에 관한 부하가 경감된다.
또한, CMP 공정에서 만일 홈구멍 DT 내를 막는 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 있었다고 해도, 이 수지 입자는 레지스트막의 엣칭에 대하여 비내성을 갖고 있기 때문에, 레지스트와 함께 제거된다.
또한, 수지 입자는, 그 입경을 제어하기 쉽기 때문에, 도 1b에 도시하는 ASG 막(12)이 형성된 홈구멍 DT의 개구부 치수(1d)보다 커지도록 입경을 조절함으로써 막힘을 방지하는 것이 가능하다.
또한, 본 실시의 형태에서 형성된 캐패시터에서는, 도 3a에 명시되어 있는 바와 같이, 실리콘 기판(11) 내에 형성된 확산 영역(18)이, 캐패시터의 한쪽의 전극으로서 일체로 되어있다. 또한, 상술한 바와 같이, 각각의 캐패시터의 한쪽의 전극으로서는, 확산 영역(18)이 각각의 홈구멍 SN 내에서 균일한 면적을 갖기 때문에, 용량도 균일해 지는 것이 기대할 수 있다. 이 때문에, 예를 들면 이 한쪽의 전극이 일괄해서 접지되고, 다른 쪽의 전극이 셀 트랜지스터의 일단에 접속된 상태에서 DRAM 메모리의 캐패시터에 이용하면, 양호한 특성을 갖는 메모리 셀을 얻을 수 있다.
도 4 내지 도 5는, 본 발명의 제2 실시 형태에 있어서의 캐패시터(스택 구조) 형성 방법의 공정이 도시되는 단면도이다. 도 4a에 도시된 바와 같이, 기판(41)에 소정의 두께의 절연막(42)이 형성된다. 이 절연막(42)의 표면에는, 예를 들면 DRAM의 메모리 셀이 형성되기 위한 캐패시터 형성용의 소정의 패턴이 패터닝되고, 이 절연막(42)의 소정 부분에 예를 들면 RIE 기술(반응성 이온 엣칭)을 이용하여 복수의 깊고 좁은 홈구멍 SN이 균일한 사이즈로 파진다. 여기서, 홈구멍 SN이 형성된 영역이 셀 어레이부(4a)가 되고, 홈구멍 SN이 형성되어 있지 않은 영역이 필드부(4b)가 된다.
그 후, 홈구멍 SN 내면부를 포함하는 절연막(42) 전면에, 예를 들면 CVD 법(화학적 기상 증착법)이 이용됨으로써, 균일한 두께의 폴리실리콘막(43)이 형성된다. 또한 홈구멍 SN 내부에 매립되도록, 폴리실리콘막(43) 상에 소정의 두께의 유기막인 레지스트막(44)이 형성된다. 이 레지스트막(44)의 셀 어레이부(4a)의 표면은, 도 4a에 도시한 바와 같이, 홈구멍 SN 내에 레지스트가 흡수되기 때문에, 필드부(4b)에 비해 침하하여 경사면으로 되어있다.
여기서, 도 4b에 도시된 바와 같이, 기판(41) 상에 형성된 폴리실리콘막(43) 표면에 셀 어레이부(4a)로부터 필드부(4b)에 걸쳐서 가상선(4c)이 설정된다. 이 가상선(4c)까지, 수지 입자를 포함하는 슬러리를 이용하여 CMP 장치에 의해 레지스트막(44)이 연마되고, 평탄화되어, 레지스트 마스크(441 내지 445)가 형성된다.
이 슬러리에 포함되는 수지 입자는, 적어도 폴리실리콘막(43)의 형성 공정의 직후에 형성된 홈구멍 SN의 개구부의 최소 개구 치수(4d)에 비해, 큰 입경을 갖고 있는 것을 특징으로 한다. 이 때문에, CMP에 의한 연마 시에, 수지 입자가 가상선(4c) 이하까지 침입하여, 홈구멍 SN 내부에 있는 레지스트 마스크(441∼445)를 깎는 경우는 없다. 따라서, 홈구멍 SN의 개구 부분에 수지 입자가 막히는 것도 발생하지 않는다.
그러나, 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 생긴 경우, 이들이 CMP 공정에서 홈구멍 SN에 막히게 될 우려가 있다. 그러나, 이 수지 입자는 레지스트 마스크(441∼445)를 제거하는 에칭에 대하여 비내성을 가지고 있는 것을 특징으로 한다. 이에 따라, 가령 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 CMP 공정에서 홈구멍 SN에 막혔다고 해도, 이 후의 레지스트 마스크(441∼445)의 에치백의 시에, 이 막힌 수지 입자는 레지스트 마스크와 함께 제거된다.
또한, 이 수지 입자는 모든 입경이 균일하게 형성된 구형 입자인 것이 바람직하다. 이에 따라, 도 4의 실시 형태의 경우에도, CMP에 있어서 기판(41) 표면과 도시 생략된 연마 패드 표면은 상호 평행 상태가 유지된 채로, 서로가 상대적으로 회전되어, 웨이퍼 전면이 균일하게 연마된다.
또한, 폴리실리콘막(43)은, 슬러리에 포함되는 수지 입자에 비교하여 경질이고 또한 수지 입자는 레지스트(44)에 비해 경질이다. 이 때문에, 폴리실리콘막(43)이 레지스트(44)의 연마를 행할 때의 스토퍼막으로서 작용하기 때문에, 슬러리에 포함되는 수지 입자에 비교하여 연질인 레지스트(44)만이 연마된다. 이에 따라 스크래치나 침식을 확실하게 방지할 수 있다.
또한, 폴리실리콘막(43)은 수지 입자 슬러리에 의해서 연마되지 않기 때문에, 절연막(42)의 패턴은 폴리실리콘막(43)에 의해서 보호된다.
따라서, 이 수지 입자 슬러리를 이용한 CMP 법에 의해서, 도 4b에 도시한 바와 같이, 레지스트(44)는 폴리실리콘막(43)의 표면이 노출할 때까지 수평으로 연마되고, 가상선(4c)에서 평탄화된다. 이에 따라, 홈구멍 SN 내의 레지스트 마스크(441∼445)의 표면이 평탄화되어, 홈구멍 SN 내에서 균일한 높이를 갖는 레지스트 마스크(441∼445)가 형성된다.
또한, 상술된 바와 같이 수지 입자에 의한 CMP에 의해 평탄화됨으로써, 폴리실리콘막(43)의 상면 부분으로부터, 레지스트막(44)을 완전하게 제거하는 것이 가능하다.
다음에 도 4c에 도시하는 바와 같이, 레지스트 마스크(441∼445)를 에칭 마스크로 하여 이용하여, 노출한 부분의 폴리실리콘막(43)이 에칭된다. 이에 의해, 각 홈구멍 SN의 내부에 균일한 사이즈의 폴리실리콘막(431∼435)이 형성된다. 이 때 레지스트 마스크(441∼445)는 폴리실리콘막(43)을 제거하는 에칭에 대하여 내성을 갖는다. 그 때문에, 폴리실리콘막(43) 상의 레지스트(44)를 CMP 법으로 완전하게 연마함으로써, 폴리실리콘의 노출한 부분만의 선택적인 에칭을 양호하게 행하는 것이 가능하다.
다음에 도 4d에 도시된 바와 같이, 홈구멍 SN 내의 레지스트 마스크(441∼445)가 에칭에 의해 제거된다. 또한, 절연막(42)이 엣칭 제거된다.
여기서, 도 5a에 도 4d에 도시되는 캐패시터 형성 공정의 계속이 도시된다. 도 5a에 도시된 바와 같이 기판(41) 상에는, 단면 형상이 U 자형인 폴리실리콘막(431∼435)이, 캐패시터의 제1 전극(431∼435)으로서 형성된다.
이 제1 전극(431∼435)의 표면 상 및 기판(41) 상에는 NO(일산화질소) 막(45)이 형성된다. 이에 따라, 도 5b에 도시한 바와 같이, 기판(41) 상 및 제1 전극(431∼435) 상에 캐패시터 절연막(45)으로서 형성된다.
그 후, U 자형의 각 제1 전극(431∼435)의 내측에 형성된 이 캐패시터 절연막(45)의 홈에 매립하도록, 캐패시터 절연막(45) 상에는 폴리실리콘막(46)이 형성된다. 이에 따라, 도 5c에 도시한 바와 같이, 캐패시터 절연막(45) 상에, 폴리실리콘막(46)이 캐패시터의 제2 전극으로서 형성된다.
상술된 바와 같이, 본 실시의 형태에 있어서는, 수지 입자를 이용한 CMP에 의해 홈구멍 SN 내부의 레지스트 마스크(441∼445)의 높이를 일정하게 함으로써, 균일한 표면적을 갖는 캐패시터의 제1 전극(431∼435)이 형성된다. 따라서, 그 상면에 형성되는 NO 막(45) 및 폴리실리콘막(46)도, 제1 전극(431∼435)의 각각에 대응하여 균일한 치수로 형성된다. 따라서, 기판 위에 균일한 용량을 갖는 캐패시터가 형성되어, 캐패시터 마다의 용량도 균일하게 형성된다.
따라서, 종래의 상기 불균일한 캐패시터가 형성됨에 따른 문제는 해결되어, 프로세스에 관한 부하가 경감된다.
또한, CMP 공정에서 만일 홈구멍 SN 내에 막혀 있는 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 있었다고 해도, 이 수지 입자의 파편은 레지스트막의 에칭에 대하여 비내성을 갖고 있기 때문에, 레지스트와 함께 제거된다. 이에 따라, 가령 상기 소정의 입경보다 작은 수지 입자나, 수지 입자의 파편이 홈구멍 SN에 막혀있는 경우에도, 캐패시터 완성시까지 레지스트가 홈구멍 SN 내에 잔존하는 경우는 없다. 따라서, 정상적으로 기능하지 않는 캐패시터가 형성되는 것을 미연에 방지할 수 있다.
또한, 수지 입자는, 그 입경을 제어하기 쉽기 때문에, 도 4b에 도시되는 폴리실리콘막(43)이 형성된 홈구멍 SN의 개구부 치수(4d)보다 크게 되도록 입경을 조절함으로써 막힘을 방지하는 것이 가능하다.
또한, 본 실시의 형태에서 형성된 캐패시터는, 도 5c에 도시된 바와 같이, 가장 상면에 형성된 폴리실리콘막(46)에 의한 제2 전극이 일체로 되어 있고, 또한제2 전극(431∼434)에 대응한 각각의 캐패시터의 용량은 균일하다. 이 때문에, 예를 들면, 제2 전극(46)을 일괄적으로 접지하여, 제1 전극(431∼435)을 셀 트랜지스터의 일단에 접속하여, DRAM 메모리의 캐패시터에 이용하면, 양호한 특성의 메모리 셀을 얻을 수 있다.
이상 상술한 바와 같이 본 발명에 따르면, 수지 입자를 포함하는 슬러리를 이용하여 유기막의 레지스트막을 화학기계적으로 연마하는 방법이 제공된다. 이 수지 입자는 연질인 유기막인 레지스트막을 연마하는 것은 가능하지만, 수지 입자보다 경질인 것을 연마하는 것은 할 수 없다. 이에 따라, 비교적 연질인 수지 입자를 이용함으로써, 연질인 레지스트 등의 유기막을 연마할 때에, 수지 입자보다 경질의 소재를 연마 스토퍼로서 유효하게 사용할 수 있어, 화학 기계적 연마를 이용하여, 레지스트막을 양호하게 연마하는 것이 가능하다. 따라서, 피연마면의 스크래치, 침식이나 막힘 등을 방지하여, 연마 표면을 양호하게 평탄화할 수 있어, 예를 들면 반도체 장치의 제조에 이용하면, 그 제조 수율을 향상시킬 수 있다.

Claims (15)

  1. 수지 입자를 포함하는 슬러리를 이용하여 유기막이 노출되는 반도체 기판을 연마하는 것을 특징으로 하는 유기막의 연마 방법.
  2. 제1항에 있어서,
    상기 유기막은 레지스트막인 것을 특징으로 하는 연마 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 연마는, 수지 입자를 포함하는 슬러리를 이용하여 상기 유기막을 화학기계적으로 연마하는 프로세스를 포함하는 것을 특징으로 하는 연마 방법.
  4. 제3항에 있어서,
    상기 수지 입자를 포함하는 슬러리는, 상기 유기막에 대한 화학적 연마 작용을 갖는 액체 내에 상기 수지 입자를 분산시킨 현탁액인 것을 특징으로 하는 연마 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 유기막이 복수의 홈구멍을 포함하는 요철 형상의 기판 위에 형성되어 있는 것을 특징으로 하는 연마 방법.
  6. 제5항에 있어서,
    상기 수지 입자는, 상기 기판 위에 형성된 상기 유기막을 상기 슬러리를 이용하여 연마하여 제거한 후에 상기 복수의 홈구멍 내에 남은 유기막을 제거하는 에칭에 대하여 비내성을 갖는 것을 특징으로 하는 연마 방법.
  7. 제5항에 있어서,
    상기 수지 입자의 입경은, 상기 홈구멍의 개구 치수보다 큰 것을 특징으로 하는 연마 방법.
  8. 제2항에 있어서,
    상기 수지 입자는, 폴리스틸렌계 수지로 구성되는 구형 입자인 것을 특징으로 하는 연마 방법.
  9. 제8항에 있어서,
    상기 수지 입자는, 대략 균일한 입경을 갖는 것을 특징으로 하는 연마 방법.
  10. 제2항에 있어서,
    상기 수지 입자를 포함하는 슬러리는, 유기계 질소 화합물을 첨가제로서 포함하는 것을 특징으로 하는 연마 방법.
  11. 제5항에 있어서,
    상기 유기막이 형성된 기판 중 적어도 표면은, 상기 수지 입자보다 경질인 것을 특징으로 하는 연마 방법.
  12. 수지 입자가 유기막에 대한 화학적 연마 작용을 갖는 액체 내에 분산된 현탁액인 것을 특징으로 하는 화학적 기계 연마용의 슬러리.
  13. 제12항에 있어서,
    상기 수지 입자는, 폴리스틸렌계 수지로 구성되는 구형 입자인 것을 특징으로 하는 슬러리.
  14. 제12항에 있어서,
    상기 슬러리는, 유기계 질소 화합물을 첨가제로서 포함하는 것을 특징으로 하는 슬러리.
  15. 제12항에 있어서,
    상기 수지 입자는, 대략 균일한 입경을 갖는 것을 특징으로 하는 슬러리.
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