KR20040007306A - 디스플레이 소자 구동 회로 및 디스플레이 장치 - Google Patents

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Abstract

본 발명에 따른 디스플레이 소자 구동 회로는 상기 CMOS 회로가 P 채널형 제1 트랜지스터, N 채널형 제2 트랜지스터, 상기 제1 및 제2 트랜지스터를 구동하는 구동 회로를 포함한다. 상기 구동 회로는 제1 트랜지스터의 제1 게이트 입력 캐패시턴스(제1 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스)에 의존하는 제1 시간 상수와, 제2 트랜지스터의 제2 게이트 입력 캐패시턴스(제2 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스)에 의존하는 제2 시간 상수를 포함하는 시간 상수 회로를 포함한다. 상기 시간 상수 회로의 제1 및 제2 시간 상수 중 하나는 상기 구동 회로가 소정 논리 신호를 수신하는 경우 제1 및 제2 트랜지스터 중 하나를 오프(OFF) 상태로 하고 다른 하나를 온(ON) 상태로 하므로써 선택된다.

Description

디스플레이 소자 구동 회로 및 디스플레이 장치{DISPLAY ELEMENT DRIVE CIRCUIT AND DISPLAY DEVICE}
본 발명은 디스플레이 소자 구동 회로 및 디스플레이 장치에 관한 것으로, 보다 상세하게는 유기 EL 소자를 전류-구동하는 전류 구동 회로의 CMOS 출력단의 관통형(feed-through) 전류를 제한하므로써 전력소비를 감소할 수 있는 유기 EL 소자 구동 회로 및 유기 EL 디스플레이 장치의 향상에 관한 것이다.
자발광을 이용한 고 휘도 디스플레이를 실현하는 유기 EL 디스플레이 장치는 소형 디스플레이 스크린상의 디스플레이에 적합한 것으로 알려져있다. 또한 유기 EL 디스플레이 장치는 이동전화기, PHS，DVD 플레이어，또는 PDA(Personal Digital Assistants)등에 장착되는 차세대 디스플레이 장치로 주목받고 있다．이 유기 EL 디스플레이 장치는，액정 디스플레이 장치와 같이 전압에 의해 구동되는 경우，휘도 변동이 상당히 커지며, R(red), G(green), B(blue) 사이의 감도상 차이가 있으므로 컬러 디스플레이의 휘도 제어가 어려워지는 문제점이 있다.
이러한 문제점을 고려하여, 전류 구동 회로를 사용하는 유기 EL 디스플레이 장치가 최근까지 제안되어 왔다．예를 들어，JPH10-112391A는 전류 구동 시스템을 적용하므로써 휘도 변동의 문제점을 해소하는 기술을 개시한다.
396(132*3)개의 컬럼라인용 단자 핀 및 162개의 로우라인용 단자 핀을 갖는, 이동전화기, PHS 등용 유기 EL 디스플레이 장치의 유기 EL 디스플레이 패널이 제시되었다. 그러나. 컬럼라인과 로우라인의 수가 계속해서 증가되는 경향이 있다.
능동 매트릭스(active matrix)형태 또는 수동 매트릭스(passive matrix)형태의 상기 유기 EL 디스플레이 패널의 전류 구동 회로의 출력단은, 단자 핀 각각에 대해 커런트 미러 회로로 구성된 출력 회로와 같은, 전류원 구동 회로를 포함한다. 미국특허 출원 제 10,102,671의 일본 대응 특허 JP2002-82662(JP2001-86967 및 JP2001-396219을 가지고 우선권 주장을 하는 국내 출원)에 공지된 바와 같이, 구동단은 단자 핀 각각에 대해 복수의 출력측 트랜지스터를 갖는 병렬-구동형 커런트 미러 회로(레퍼런스 전류 분배 회로)를 포함한다. 개시된 구동단에서, 출력회로 구동용의 복수의 미러 전류는 레퍼런스 전류 발생 회로에서 공급되고 각 핀에 공급된 레퍼런스 전류에 기초하여 각 단자 핀에 대응적으로 발생된다. 또한, 각 단자 핀에 공급된 미러 전류는 각각 k-배(k는 2이상의 정수) 전류 증폭 회로(k-time currents amplifier circuit) 에 의해 증폭되며, 출력 회로는 증폭된 전류로 구동된다. k-배 증폭 회로를 포함하는 구동단은 JP 2002-33719에 공지된 바와 같으며, 여기서 D/A 컨버터 회로는 각 단자 핀에 대응하여 제공된다. 상기 k-배 증폭 회로에서, 각 컬럼측 단자 핀에 대응하는 D/A 컨버터 회로는 디스플레이 데이타를 수취하며 각 단자 핀에 대한 컬럼측 구동 전류는 컬럼 데이타를 A/D 변환하므로써 동시에 발생된다.
일반적으로, 유기 EL 디스플레이 장치에서, 컬럼측(유기 EL 소자의 애노드측(anode side)) 라인 중 하나는 전류 방전측이 되며 로우측(유기 EL 소자의 캐소드측(cathode side)) 라인은 전류 싱크측(sink side)이 된다. 컬럼측 전류 구동 회로로부터의 구동 전류는 로우측 스캔에 대응하게 유기 EL 소자(이하 "OEL 소자"라 칭함)의 애노드측에 공급된다. 이에 따라, OEL 소자의 애노드측은 CMOS 푸시-풀(push-pull) 회로를 통해 접지되어 구동 전류를 강하시킨다.
상기 OEL 소자가 용량성 소자이기때문에, 구동 전류의 한 부분은 전기적 전하로서 OEL 소자에 축적된다. 이에 따라, 매트릭스-배열형 OEL 소자를 갖는 디스플레이 장치에서, 전하는 스캔되지않을 주위부분에 배열된 OEL 소자에서 스캔될 OEL 소자로 흐를 것이다. 이에 따라, 스캔되지않은 OEL 소자가 발광하거나 및/또는 구동된 OEL 소자의 휘도가 변동하여, 그 결과 에러형 광이 방사되는 문제점이 있다.
도 4는 유기 EL 디스플레이 장치의 일반적인 유기 EL 디스플레이 패널(1)을 타나낸다. 상기 유기 EL 디스플레이 패널(1)은 매트릭스-배열형 OEL 소자(4), 컬럼측 전류 구동 회로(2), 로우측 구동 회로(3)를 포함한다. 도 4에서, 편의상 상기 OEL 소자(4)는 캐패시터로 도시되며, 구동 회로(3)의 CMOS 푸시-풀 회로는 직렬-연결된 한 쌍의 스위치로 나타낸다.
상기 유기 EL 디스플레이 패널(1)에서, OEL 소자의 휘도를 향상시키고 상기 휘도가 변동되는 것을 방지하기 위해서, OEL 소자(4)는 OEL 소자(4)의 접합 용량에 따라 규정되는 일정 시간동안 예비 충전된다. 그러므로, 상기 컬럼측 전류 구동 회로(2) 및 접지 라인 사이에 각각 제공된 스위치 회로 SW는 구동이 개시되기전에 일정시간동안 온(ON) 상태가 되어, OEL 소자(4)의 전하를 방전하므로써 OEL 소자를 재설정한다. 상기 OEL 소자의 재설정화는 스캔될 로우측 구동 회로(3)의 로우측 라인이 로(low)(L) 레벨로 되어 전류 구동 회로(2)의 출력과 연결된 애노드측 라인(컬럼라인) X1, X2, X3,...을 접지하는 초기 일정 시간동안 스위치 회로 SW를 온으로 함에 따라 실행된다. 그러므로, OEL 소자(4)의 잔여 전하가 방전되며, 그 다음 컬럼측 전류 구동 회로(2)의 출력 전류는 OEL 소자(4)에 공급된다. 상기 로우측 구동 회로(3)에서, 스캔되지않을 OEL 소자(4)는 역-바이어스된다. 반면, 구동 전류는 스캔될 OEL 소자(4)에 흐르며, 또한 에러형 광 방사를 일으키는 상기 OEL 소자(4) 둘레에 배열된 다른 OEL 소자들에도 흐른다. 그러므로, 스캔될 캐소드측 라인(로우라인) Y1, Y2, Y3,...은 하이(high)(H) 레벨로 고정된다.
도 5에 도시된 바와 같이, 로우측 구동 회로(3)의 CMOS 푸시-풀 회로의 레벨시프터(level shifter)(5)는, 게이트 회로(미도시) 등을 통해 수직 스캔에 따라 발생되는, 각각 약 0V 및 3V인 "L" 레벨 및 "H" 레벨의 논리값을 갖는 "1" 및 "0"인 논리 신호를 수신한다. 상기 논리 신호는 레벨 시프터(5)에 의해 약 0V 및 20V로 레벨-시프트된다. 또한 상기 "H" 및 "L" 레벨을 갖는 레벨-시프트된 논리 신호는 출력 회로(6)의 입력단의 인버터(7)에 입력되며, 인버터(7)를 이용하여 고 전원 라인(9)(+Vcc)의 전압(=20V)에 의해 작동하는 CMOS 출력단(8)을 구동한다. 또한, 참조부호 8a는 로우측 스캔 라인 Yi과 연결되는 CMOS 출력단(8)의 출력 단자이다.
이 경우, 상행측의 P 채널 트랜지스터 Tr1는 OEL 소자(4)를 역-바이어스시키기때문에, 이 트랜지스터의 온 저항은 예컨대 수백 옴(ohm)에 달할만큼 높으며 이 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스 C1는 작다.
상기 트랜지스터의 게이트과 소스 사이의 기생 캐패시턴스 또는 상기 게이트와 기판 사이의 기생 캐패시턴스는 게이트 입력 캐패시턴스로서 실질적인 영향력을 갖는다. 이에 따라, 게이트 입력 캐패시턴스는 대표적으로 게이트 및 소스 사이의 기생 캐패시턴스를 참조하여 기술될 것이다.
반면, 하행측의 N 채널 트랜지스터 Tr2는 로우 라인과 연결된 OEL 소자(4) 중 하나로부터 구동 전류를 수용하기 때문에, 이 트랜지스터의 영역 크기는 크며 이 트랜지스터의 온 저항은 수 옴일 정도로 작다. 이에 따라, 이 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스 C2는 대응하여 커진다.
상기 하행측의 트랜지스터 Tr2가 이같은 대용량의 기생 캐패시턴스 C2를 갖는다면, 이 트랜지스터 Tr2가 온에서 오프로 변경될 때 트랜지스터의 변환 특성이완화되며, 이에 따라 상행측 트랜지스터 Tr1가 온으로 켜질 때 관통형 전류가 상기 트랜지스터 Tr1와 오프상태로 된 트랜지스터 Tr2를 통해 전원 라인(9)에서 접지 GND로 흐르게되는 문제점이 있다.
상기 전원 라인(9)의 전원 전압이 약 20V정도로 높기때문에, 관통형 전류는 수십 mA로 커지며, 구동기 IC의 파열 위험성과 함께 전력 소비가 증가된다.
실질적으로 상이한 크기 비율(게이트 및 소스의 영역 비율)을 갖는 트랜지스터 Tr1 및 Tr2를 포함하는 로우측 구동 회로(3)에서 트랜지스터 Tr2의 기생 캐패시턴스 C2가 크기때문에, 관통형 전류에 대한 일반적인 대응책으로 저항 및/또는 바이패스 회로를 제공하는 것으로는 충분하지않다.
본 발명의 목적은 전류 구동 회로의 CMOS 출력단에서 관통형 전류를 제한하므로써 전력 소비를 감소시킬 수 있는 디스플레이 소자 구동 회로 및 이를 이용한 디스플레이 장치를 제공하는 것이다.
이같은 목적을 달성하기 위해서, 본 발명에 따른, 복수의 디스플레이 소자가 연결된 라인을 구동하는 CMOS 회로를 포함하는 출력단을 구비한 디스플레이 소자 구동 회로는 상기 CMOS 회로가 P 채널형 제1 트랜지스터, N 채널형 제2 트랜지스터, 상기 제1 및 제2 트랜지스터를 구동하는 구동 회로를 포함하되, 상기 구동 회로는 제1 트랜지스터의 제1 게이트 입력 캐패시턴스(제1 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스)에 의존하는 제1 시간 상수와, 제2 트랜지스터의 제2 게이트 입력 캐패시턴스(제2 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스)에 의존하는 제2 시간 상수를 갖는 시간 상수 회로를 포함하며, 상기 시간 상수 회로의 제1 및 제2 시간 상수 중 하나는 상기 구동 회로가 소정 논리 신호를 수신하는 경우 제1 및 제2 트랜지스터 중 하나를 오프 상태로 하고 다른 하나를 온 상태로 하도록 선택된다.
상기 제1 및 제2 트랜지스터의 온/오프는 각 트랜지스터의 게이트 임계값에 관련하여 결정된다. 본 발명에서, 제1 및 제2 트랜지스터의 게이트 입력 캐패시턴스(상기 트랜지스터의 게이트 및 소스 사이의 기생 캐패시턴스)가 사용된다. CMOS 회로를 구동하는 구동 회로가 논리 신호 "H" 및 "L" 중 하나를 수신하고 상기 CMOS 회로가 "H" 신호를 출력하는 경우, 제2 트랜지스터는 상기 시간 상수 회로의 제2 시간 상수에 대응하여 오프 상태로 되고, 그 후 제1 트랜지스터는 상기 시간 상수 회로의 제1 시간 상수에 대응하여 온 상태로 켜진다. 상기 CMOS 회로가 "H" 신호를 출력하는 경우, 상기 제2 트랜지스터가 최초 오프 상태로 되므로써 관통형 전류가 CMOS 회로의 전원측에서 접지측으로 흐르는 것을 차단할 수 있다.
또한, 상기 제1 및 제2 시간 상수 중 하나는 제1 트랜지스터가 오프로 꺼진 후 제2 트랜지스터가 온으로 켜지도록 선택된다. 이에 따라, CMOS 회로가 "L" 신호를 출력하는 경우, CMOS 회로의 전원측에서 접지측까지의 관통형 전류를 차단할 수 있게 된다.
또한, 제3 및 제4 시간 상수를 제공하는 회로는 시간 상수 회로에 구비된다. 이 경우, CMOS 회로는 구동 회로에 의해 수신된 "H" 또는 "L" 논리 신호에 응답하여 "L"을 출력할 때, 제3 시간 상수에 따라 제1 트랜지스터를 오프로 하고 제4 시간 상수에 따라 제2 트랜지스터를 온으로 하므로써 제1 트랜지스터가 오프로 꺼진 후 제2 트랜지스터가 온으로 켜진다. 이에 따라, CMOS 회로의 전원측에서 접지 GND 까지의 관통형 전류를 차단할 수 있게 된다.
결과적으로, CMOS 회로가 구동될 때, 특히 CMOS 회로가 "H"를 출력할 때, 전력 소비를 감소시킬 수 있는 디스플레이 소자 구동 회로 및 이를 이용한 디스플레이 장치를 용이하게 실현할 수 있다.
도 1은 본 발명의 실시예에 따른, 로우측(row side) 전류 구동 회로를 포함하는 유기 EL 소자 구동 회로의 로우측 스캔 회로를 나타내는 블럭 회로도.
도 2는 시간 래그(lag) 구동 회로의 CMOS 출력단의 구동 작동을 나타내는 그래프.
도 3은 전류 구동 회로의 다른 실시예를 나타내는 회로도.
도 4는 일반 유기 EL 디스플레이 패널을 나타내는 도면.
도 5는 도 4의 디스플레이 패널의 로우측 전류 구동 회로의 예를 나타내는 블럭 회로도.
도 1은 시프트 레지스터(11) 및 이 시프트 레지스터(11)의 각 단에서의 출력상에서 작동하는 전류 구동 회로(12)로 구성된 로우측 스캔 회로(10)를 나타낸다.
상기 시프트 레지스터(11)는 제어기(15)로부터의 수직 스캔을 위한 원-데이타에 의해 제어된다. 상기 전류 구동 회로(12)는 로우측 라인 Y1, Y2,...,Yi-1, Yi에 각각 제공되어 후자의 라인을 전류-구동한다. 또한, 로우측 라인 Yi에 대한 하나의 전류 구동 회로(12)만이 도 1에 도시된다.
상기 전류 구동 회로(12)는 제어기(13)로부터 방전 펄스 신호 Pd를 수신하며, 시프트 레지스터(11)의 출력을 수취하는 게이트 회로(121), 이 게이트 회로(121)의 출력 "H" 또는 "L"의 레벨을 시프트하는 레벨 시프터(122), 및 이 레벨 시프터(122)로부터 "H" 또는 "L" 신호를 수신하는 출력 회로(123)로 구성된다.
상기 출력 회로(123)는 입력단으로서의 시간 래그 구동 회로(시간 상수 회로)(124) 및 이 시간 래그 구동 회로(124)에 의해 구동된 CMOS 출력단(125)으로 구성되며, 시간 래그 구동 회로(124)에 의한 CMOS 출력단(125)의 상행측 P 채널 트랜지스터 Tr1의 온 구동 및 하행측 N 채널 트랜지스터 Tr2의 오프 구동 사이의 시간 래그를 발생시킨다.
또한, 상기 레벨 시프터(122)는 도 5의 레벨 시프터(5)와 대응하며, 상기 CMOS 출력단(125)은 도 5의 CMOS 출력단(8)과 대응한다. 참조부호 125a는 도 5에 도시된 출력 단자(8a)에 대응하는 CMOS 출력단(125)의 출력 단자를 나타낸다.
상기 "H" 신호가 출력 단자(125a)에서 발생될 경우, 출력 단자(125a)에서의 출력은 "L"에서 "H"로 변경된다. 즉, CMOS 출력단(125)의 트랜지스터 Tr2를 오프로 끈 후, CMOS 출력단(125)의 트랜지스터 Tr1를 온으로 켜는 구동 신호는 전류 출력 회로(123)의 시간 래그 구동 회로(124)에 의한 상이한 시간 상수 회로를 통해 트랜지스터 Tr1 및 Tr2를 구동하므로써 발생된다. 이에 따라, 트랜지스터의 온 상태 및 오프 상태간의 시간 래그가 주어진다.
반면, "L" 신호가 출력 단자(125a)에서 발생될 경우, 출력 단자(125a)에서의 출력은 "H"에서 "L"로 변경된다. 즉, CMOS 출력단(125)의 트랜지스터 Tr1를 오프로 끈 후, CMOS 출력단(125)의 트랜지스터 Tr2를 온으로 켜는 구동 신호는 전류 출력 회로(123)의 시간 래그 구동 회로(124)에 의한 상이한 시간 상수 회로를 통해 트랜지스터 Tr1 및 Tr2를 구동하므로써 발생된다. 이에 따라, 트랜지스터의 온 상태 및 오프 상태간의 시간 래그가 주어진다.
도 2는 상기 시간 래그 구동 회로(124)의 구동 작동을 나타내는 그래프이다.
트랜지스터 Tr1를 온/오프 작동하는 게이트 임계 전압 VTH1이 0.85V이고 트랜지스터 Tr2를 온/오프 작동하는 게이트 임계 전압 VTH2이 0.60V인 경우, ("H" 신호가 출력 단자(125a)에서 발생될 때) 게이트 입력 전압이 "H"에서 "L"로 변경되는 것을 주목한다. 이같은 경우 트랜지스터 Tr1의 측면상의 시간 상수를 트랜지스터 Tr2의 시간 상수의 약 18 내지 20배로 설정하므로써 도 2에 도시된 바와 같이 초(sec)순으로 된 트랜지스터 Tr1 및 Tr2의 온/오프간의 시간 래그 T를 제공할 수 있다. 또한, 도 2의 곡선 A는 트랜지스터 Tr1의 게이트를 구동하는 신호의 전압 파형이다. 곡선 B는 트랜지스터 Tr2의 게이트를 구동하는 신호의 전압 파형이다. 곡선 B로 도시된 트랜지스터 Tr2의 방전 시간 상수는 곡선 A로 도시된 트랜지스터 Tr1의 방전 시간 상수의 1/18보다 작다.
도 1에 도시된 바와 같이, 시간 래그 구동 회로(124)는 전원 라인(9) 및 접지 GND 사이에 제공되는 소스-드레인 회로가 순서대로 직렬 연결된 P 채널 트랜지스터 Tr3 및 Tr4, N 채널 트랜지스터 Tr5 및 트랜지스터 Tr4의 소스 및 드레인 사이에 연결된 저항 R을 포함한다. 트랜지스터 Tr3의 소스는 전원 라인(9)과 연결되며 트랜지스터 Tr5의 소스는 접지된다.
트랜지스터 Tr3의 온 저항은 R3, 트랜지스터 Tr4의 온 저항은 R4, 트랜지스터 Tr5의 온 저항은 R5로 가정한다. 또한 트랜지스터 Tr1의 게이트 및 소스 사이의 기생 캐패시턴스는 C1이며, 트랜지스터 Tr2의 게이트 및 소스 사이의 기생 캐패시턴스는 C2=KC1(K는 1이상의 계수)로 가정한다.
레벨 시프터(122)가 시프트 레지스터(11)의 출력에 따라 직사각형 신호 "H" 또는 "L"을 발생한다면, 상기 직사각형 신호는 시간 래그 구동 회로(124)의 회로를 통해 상이한 시간 상수를 갖는 트랜지스터 Tr1 또는 Tr2의 게이트에 각각 공급된다. 이에 따라, 상기 트랜지스터 중 하나의 온/오프 타이밍은 다른 트랜지스터의 타이밍으로부터 시프트된다. 이 경우, 시간 상수는 트랜지스터 Tr 및 Tr2의 게이트 및 소스 사이의 기생 캐패시턴스 C1 및 C2(=KC1) 및 각 게이트와 연결된 저항값에 의해 결정된다.
상기 시간 래그 구동 회로(124)가 상술된 시간 차를 갖는 구동 신호를 발생시키는 조건하에서의 조건식이 이하 기술될 것이다.
상기 "L" 신호가 CMOS 출력 단(125)의 출력 단자(125a)에서 발생되는 경우, 즉 출력 단자(125a)에서의 출력이 "H"에서 "L"로 변경되는 경우, 조건식은:
18*C1*R3<KC1*(R3+R4)(1)
상기 "H" 신호가 CMOS 출력 단(125)의 출력 단자(125a)에서 발생되는 경우, 즉 출력 단자(125a)에서의 출력이 "L"에서 "H"로 변경되는 경우, 조건식은:
C1*(R5+R)>18*KC1*R5(2)
여기서 R은 저항 R의 저항값이다.
상술된 바에서, 트랜지스터 Tr1의 구동파형의 18배인 트랜지스터 Tr2의 구동 파형에 대한 시간 상수를 생성하므로써 작동 시간 래그 T가 설정된다는 점을 주의해야한다.
부등식(1)에 있어서, (C1*R3)는 트랜지스터 Tr1가 오프로 꺼진 경우 캐패시턴스 C1의 시간 상수를 충전하며, (KC1*(R3+R4))는 트랜지스터 Tr2가 온으로 켜진 경우 캐패시턴스 C2의 시간 상수를 충전한다. 즉, 트랜지스터 Tr1가 오프로 꺼진 경우의 충전 시간 상수는 트랜지스터 Tr2가 온으로 켜진 경우의 충전 시간 상수의1/18보다 작다. 이에 따라, 트랜지스터 Tr2가 온으로 켜지기전에 트랜지스터 Tr1이 오프로 꺼지며, 그 결과 신호 "L"가 출력 단자(125a)에서 발생된다.
부등식(2)에 있어서, (C1*(R5+R))는 트랜지스터 Tr1가 온으로 켜진 경우 캐패시턴스 C1의 시간 상수를 방전하며, (18*KC1*R5)는 트랜지스터 Tr2가 오프로 꺼진 경우 캐패시턴스 C2의 시간 상수를 방전한다. 즉, 트랜지스터 Tr2가 오프로 꺼진 경우의 방전 시간 상수는 트랜지스터 Tr1가 온으로 켜진 경우의 충전 시간 상수의 1/18보다 작다. 이에 따라, 트랜지스터 Tr1가 온으로 켜지기전에 트랜지스터 Tr2가 오프로 꺼지며, 그 결과 신호 "H"가 출력 단자(125a)에서 발생된다.
본 발명에서 제1 시간 상수 및 제2 시간 상수는 저항값 R 및 부등식(2)의 트랜지스터 Tr5의 온 저항값 R5 사이의 관계에 따라 결정된다. 또한, 트랜지스터 Tr5는 본 발명에서 제3 트랜지스터이다. 상세하게, 상기 제1 시간 상수는 저항값 (R5+R)에 의해 결정된다. 상기 제2 시간 상수는 저항값 R5에 의해 결정된다. 상기 "H" 신호가 입력되면서 트랜지스터 Tr5가 온으로 켜진 경우 상기 제1 및 제2 시간 상수 회로가 작동된다.
본 발명에서 제3 및 제4 시간 상수는 부등식(1)에서 제3 트랜지스터 Tr3의 온 저항 R3 및 트랜지스터 Tr4의 온 저항 R4 사이의 관계에 따라 결정된다. 상세하게, 제3 시간 상수는 저항값 R3에 의해 결정된다. 또한 제4 시간 상수는 저항값 (R3+R4)에 의해 결정된다. 상기 트랜지스터 Tr3는 본 발명에서 제4 트랜지스터에 대응한다. 상기 "L" 신호가 입력되면서 트랜지스터 Tr3 및 Tr4가 온으로 켜진 경우 상기 제3 및 제4 시간 상수 회로가 작동된다.
보다 상세히 설명하면 다음과 같다.
(1) 상기 레벨 시프터(122)의 출력이 "H"에서 "L"로 변경되는 경우, 시간 래그 구동 회로(124)의 트랜지스터 Tr3 및 Tr4는 온으로 켜지며 트랜지스터 Tr5는 오프로 꺼진다. 이에 따라, CMOS 출력단(125)의 트랜지스터 Tr1는 오프로 꺼지며 트랜지스터 Tr2는 온으로 켜진다. 이 경우, 트랜지스터 Tr1의 기생 캐패시턴스 C1가 트랜지스터 Tr3의 저항 R3과 캐패시턴스 C1로 구성된 시간 상수 회로를 통해 충전되어, 시간 래그 구동 회로(124)로부터의 구동 신호 "H"에 따라 트랜지스터 Tr1가 오프로 꺼진다. 트랜지스터 Tr2의 기생 캐패시턴스 C2는 트랜지스터 Tr3의 온 저항 R3 및 트랜지스터 Tr4의 온 저항 R4 및 캐패시턴스 C2(=KC1)의 합으로 구성된 시간 상수 회로를 통해 충전되어, 상기 시간 래그 구동 회로(124)로부터의 구동 신호 "H"에 따라 트랜지스터 Tr2가 온으로 켜진다. 또한, 저항 R 및 이 저항 R과 병렬 연결된 트랜지스터 Tr4의 저항 R4을 생성하기 위해서, 이들 관계가 R4<<R로 설정된다.
부등식(1)에 나타낸 바와 같이 18배이상인 시간 상수의 차를 제공하므로써, 트랜지스터 Tr1가 오프로 꺼진 후 트랜지스터 Tr2를 온으로 켤 수 있다.
(2) 상기 레벨 시프터(122)의 출력이 "L"에서 "H"로 변경되는 경우, 시간 래그 구동 회로(124)의 트랜지스터 Tr3 및 Tr4는 오프로 꺼지며 트랜지스터 Tr5는 온으로 켜진다. 이에 따라, CMOS 출력단(125)의 트랜지스터 Tr1는 온으로 켜지며 트랜지스터 Tr2는 오프로 꺼진다. 이 경우, 트랜지스터 Tr1의 기생 캐패시턴스 C1가 저항 R의 저항 R 및 트랜지스터 Tr5의 온 저항 R5 및 캐패시턴스 C1의 합으로 구성된 시간 상수 회로를 통해 방전되어, 시간 래그 구동 회로(124)로부터의 구동 신호 "L"에 따라 트랜지스터 Tr1가 온으로 켜진다. 트랜지스터 Tr2의 기생 캐패시턴스 C2는 트랜지스터 Tr5의 온 저항 R5 및 기생 캐패시턴스 C2(=KC1)의 합으로 구성된 시간 상수 회로를 통해 방전되어, 상기 시간 래그 구동 회로(124)로부터의 구동 신호 "L"에 따라 트랜지스터 Tr2가 오프로 꺼진다.
부등식(2)에 나타낸 바와 같이 18배이상인 시간 상수의 차를 제공하므로써, 트랜지스터 Tr2가 오프로 꺼진 후 트랜지스터 Tr1를 온으로 켤 수 있다. 또한, 18배이상의 시간차는 현재 유효한 CMOS 출력단(125)과의 시뮬레이션으로 생성된다는 점을 주목해야한다. 또한, 확대율은 약 15 내지 22배의 범위내로 설정되는 것이 바람직하다.
부등식(1)은 다음과 같이 재설정될 수 있다:
R4>(18-K)*R3/K(3)
또한 부등식(2)은 다음과 같이 재설정될 수 있다:
R4>(18K-1)*R5(4)
부등식(3) 및 (4)를 만족하기 위해서, 저한 R의 값들을 R3, R4, R5로 설정하는 것이 필요하다. 시간 상수의 차가 약 15배 내지 약 22배의 범위내에서 설정된 경우, 일반 CMOS 출력단(125)의 구동 회로로서 P 채널 트랜지스터의 온 저항 R3 및 R4이 약 500Ω내지 1kΩ이며 N 채널 트랜지스터의 온 저항 R5이 약 100Ω내지 250Ω이기 때문에, 저항 R의 값은 50kΩ내지 500kΩ의 범위내에 있다.
도 3은 전류 구동 회로(12b)의 다른 실시예를 나타내는 회로도이다.
도 3에 도시된 실시예는 시간 래그 구동 회로(124b)가 도 1의 시간 래그 구동 회로(124)의 트랜지스터 Tr4 대신 N 채널 트랜지스터 Tr7를 포함한다는 점에서 도 1의 실시예와 다르다.
트랜지스터 Tr7의 온/오프 작동은 도 1의 트랜지스터 Tr4의 온/오프 작동과 반대이다. 이에 따라, 시간 래그 구동 회로(124)가 신호 "L"에 응답하여 "H"를 출력하고 CMOS 출력단(125)이 "L"을 출력하는 경우, 트랜지스터 Tr7가 오프 상태이기 때문에 트랜지스터 Tr2를 온으로 하기 위한 충전형 시간 상수의 저항값은 (R3+R)가 된다. 동시에 트랜지스터 Tr1를 오프로 하기 위한 충전형 시간 상수의 저항값은 R3이 된다. 이에 따라, 시간 래그는 상기 저항값과 게이트 입력 캐패시턴스 C1 및 C2의 관계에 따라 결정된다.
상기 래그 구동 회로(124)가 신호 "H"에 응답하여 "L"을 출력하고 CMOS 출력단(125)이 "H"를 출력하는 경우, 트랜지스터 Tr7가 온 상태이기 때문에 트랜지스터 Tr1를 온으로 하기 위한 방전 시간 상수의 저항값은 (R7+R5)가 된다. 동시에 트랜지스터 Tr2를 오프로 하기 위한 방전 시간 상수의 저항값은 R5가 된다. 이에 따라, 지연 시간은 상기 저항값과 게이트 입력 캐패시턴스 C1 및 C2와의 관계에 따라 결정된다. 또한 저항값 R7은 트랜지스터 Tr7의 온 저항값이다.
이에 따라, "H" 출력이 CMOS 출력단(125)에 의해 발생될 경우, 저항 (R7+R5) 및 캐패시턴스 C1에 의해 결정된 시간 상수와 저항 R 및 캐패시턴스 C2에 의해 결정된 시간 상수 사이의 차를 이용하여 트랜지스터 Tr1가 온으로 켜지기전에 트랜지스터 Tr2를 오프로 끌 수 있다.
이 경우, 제1 시간 상수는 저항값 (R5+R7)에 의해 결정된다. 제2 시간 상수는 저항값 R5에 의해 결정된다. 제3 시간 상수는 저항값 R3에 의해 결정된다. 제4 시간 상수는 저항값 (R3+R)에 의해 결정된다.
또한, 상기 회로는 트랜지스터 Tr1의 게이트 및 소스 사이의 기생 캐패시턴스 C1가 트랜지스터 Tr2의 게이트 및 소스 사이의 기생 캐패시턴스 C2보다 큰 경우에 효과적이다.
상기 회로의 작동의 상세한 기술이 생략된 경우에도, 도 3에 도시된 트랜지스터 Tr7 및 도 1에 도시된 트랜지스터 Tr4는 각각 본 발명의 제5 트랜지스터 Tr이다.
CMOS 회로를 구동하는 시간 래그 구동 회로(124)가 신호 "L"에 응답하여 출력 "H"를 발생시키고 CMOS 출력단(125)이 "L" 신호를 출력하는 경우와 CMOS 회로를 구동하는 시간 래그 구동 회로(124)가 신호 "H"에 응답하여 출력 "L"를 발생시키고 CMOS 출력단(125)이 "H" 신호를 출력하는 경우가 기술되어도, 본 발명은 CMOS 출력단(125)이 관통형 전류가 상당한 "H"출력을 발생시키는 경우에만 시간 래그 구동이 실행되는 경우에 적용될 것이다.
"H" 또는 "L" 출력을 시간 래그 구동 회로(124)에 공급하는 레벨 시프터(122)는 본 실시예에서 반전 증폭기이다. 상기 반전 증폭기가 시간 래그 구동 회로에 포함되는 경우,시간 래그 구동 회로의 입력 신호는 반대가 된다. 이에 따라, 시간 래그 구동 회로의 입력 신호는 논리 신호 "L" 또는 "H"가 된다. 입력 논리 신호의 반전은 인버터를 이용하거나 또는 P 채널 트랜지스터를 N 채널 트랜지스터로 변경하거나 그 반대로 변경하므로써 행해질 수 있다.
또한, 시간 래그 구동 회로에 입력된 소정 논리 신호에 응답하여 CMOS 출력단의 P 채널 트랜지스터가 오프로 꺼진 후 CMOS 출력단의 N 채널 트랜지스터가 온으로 켜지는 경우, 본 실시예에서 제3 및 제4 시간 상수는 제1 시간 상수 및 제2 시간 상수로 사용된다. 또한, 시간 래그 구동 회로에 입력된 소정 논리 신호에 응답하여 CMOS 출력단의 N 채널 트랜지스터가 오프로 꺼진 후 CMOS 출력단의 P 채널 트랜지스터가 온으로 켜지는 경우, 본 실시예에서 제1 및 제2 시간 상수는 제3 시간 상수 및 제4 시간 상수로 사용된다.
또한, 본 발명에서, 본 실시예의 P 또는 N 채널 트랜지스터의 온 저항은 저항과의 조합형으로 사용된다.
본 발명에 따른 디스플레이 소자 구동 회로 및 이를 이용한 디스플레이 장치를 제공하므로써, 전류 구동 회로의 CMOS 출력단에서 관통형 전류를 제한하여 전력 소비를 감소시킬 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 복수의 디스플레이 소자가 연결된 라인을 구동하는 CMOS 회로를 포함하는 출력단을 구비한 디스플레이 소자 구동 회로에 있어서,
    상기 CMOS 회로는 제1 P 채널 트랜지스터, 제2 N 채널 트랜지스터, 상기 제1 및 제2 트랜지스터를 구동하는 구동 회로를 포함하되, 상기 구동 회로는 제1 트랜지스터의 제1 게이트 입력 캐패시턴스에 의존하는 제1 시간 상수와 제2 트랜지스터의 제2 게이트 입력 캐패시턴스에 의존하는 제2 시간 상수를 갖는 시간 상수 회로를 포함하며, 상기 제1 및 제2 시간 상수 중 하나는 상기 구동 회로가 소정 논리 신호를 수신하는 경우 제1 및 제2 트랜지스터 중 하나가 오프(OFF)로 꺼진 후 다른 하나가 온(ON)으로 켜지도록 선택되는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  2. 제1항에 있어서,
    상기 구동 회로는 소정 논리 신호를 수신한 경우 상기 제2 트랜지스터가 오프로 꺼진 후 상기 제1 트랜지스터를 온으로 켜며, 상기 제1 시간 상수는 상기 제2 시간 상수보다 크며, 상기 소정 논리 신호는 하이(High)레벨 또는 로(Low)레벨이며, 상기 시간 상수 회로는 상기 제1 시간 상수를 결정하기 위해 제1 게이트 입력 캐패시턴스와 결합된 제1 저항 및 상기 제2 시간 상수를 결정하기 위해 제2 게이트 입력 캐패시턴스와 결합된 제2 저항을 포함하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  3. 제2항에 있어서,
    상기 소정 논리 신호는 하이레벨이며, 상기 제1 시간 상수는 제2 시간 상수의 15배이상인 방전 시간 상수이며, 상기 제1 및 제2 저항은 상호 직렬 연결되며, 적어도 상기 제2 저항은 제3 저항의 온 저항이며, 상기 제1 시간 상수는 제1 게이트 입력 캐패시턴스 및 제1 저항과 제3 트랜지스터의 온 저항의 합성 저항값에 의해 결정되며, 제2 시간 상수는 제2 게이트 입력 캐패시턴스 및 제3 트랜지스터의 온 저항에 의해 결정되며, 상기 시간 상수 회로는 제3 트랜지스터가 하이레벨 논리 신호에 응답하여 온으로 켜진 경우 작동하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  4. 제3항에 있어서,
    상기 시간 상수 회로는 제1 게이트 입력 캐패시턴스를 이용하는 제3 시간 상수 및 제2 게이트 입력 캐패시턴스를 이용하는 제4 시간 상수를 추가로 포함하며, 상기 제3 또는 제4 시간 상수는 상기 구동 회로가 다른 논리 신호를 수신하는 경우 상기 제1 트랜지스터가 오프로 꺼진 후 상기 제2 트랜지스터가 온으로 켜지도록 선택되는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  5. 제4항에 있어서,
    상기 제4 시간 상수는 상기 제3 시간 상수보다 크며, 상기 시간 상수 회로는 상기 제3 시간 상수를 결정하기 위해 상기 제1 게이트 입력 캐패시턴스와 결합된 제3 저항, 및 상기 제4 시간 상수를 결정하기 위해 상기 제2 게이트 입력 캐패시턴스와 결합된 제4 저항을 포함하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  6. 제5항에 있어서,
    상기 제4 시간 상수는 상기 제3 시간 상수의 15배이상인 충전 시간 상수이며, 상기 제3 및 제4 저항은 상호 직렬 연결되며, 상기 제3 저항은 제4 트랜지스터의 온 저항이며, 상기 제4 저항은 제5 트랜지스터의 온 저항이며, 상기 제3 시간 상수는 제1 게이트 입력 캐패시턴스 및 상기 제4 트랜지스터의 온 저항에 의해 결정되며, 상기 제4 시간 상수는 상기 제2 게이트 입력 캐패시턴스 및 상기 제4와 제5 트랜지스터의 온 저항의 합성 저항값에 의해 결정되며, 상기 시간 상수 회로는 상기 제4 및 제5 트랜지스터가 로레벨 논리 신호에 응답하여 온으로 켜진 경우 작동하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  7. 제6항에 있어서,
    상기 제3 트랜지스터와 연결된 상기 제1 저항의 한 단부는 상기 제2 트랜지스터의 게이트와 연결되며, 상기 제1 저항의 다른 단부는 제1 트랜지스터의 게이트와 연결되며, 상기 제4 트랜지스터 및 제5 트랜지스터는 상기 제1 저항에 병렬로 제공되는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  8. 제7항에 있어서,
    상기 제3 트랜지스터는 N 채널 트랜지스터이며, 상기 제4 트랜지스터는 P 채널 트랜지스터이며, 상기 제1 저항의 한 단부는 상기 제3 트랜지스터를 통해 접지되며, 상기 제1 저항의 다른 단부는 상기 제4 트랜지스터를 통해 전원 라인과 연결되며, 상기 제5 트랜지스터는 하이 및 로레벨 중 하나에 응답하여 온으로 켜지며 다른 하나에 응답하여 오프로 꺼지는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  9. 제2항에 있어서,
    상기 디스플레이 소자는 유기 EL 소자이며, 상기 유기 EL의 캐소드측(cathode side) 단자는 상기 라인과 연결되는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  10. 제5항에 있어서,
    상기 구동 회로는 직렬 연결된 소스-드레인 회로를 갖는 두개의 P 채널 트랜지스터와 전원 라인 및 접지 사이의 상기 P 채널 트랜지스터 중 하나의 하행측의 소스와 연결된 드레인을 갖는 한개의 N 채널 트랜지스터를 포함하며, 상기 제1 저항은 상기 전원 라인과 연결되지않은 상기 P 채널 트랜지스터 중 하나이며, 상기 제2 저항은 상기 N 채널 트랜지스터의 온 저항이며, 상기 제3 저항은 상기 P 채널트랜지스터의 다른 하나의 온 저항이며, 상기 제4 저항은 상기 P 채널 트랜지스터 중 하나인 것을 특징으로 하는 디스플레이 소자 구동 회로.
  11. 제5항에 있어서,
    상기 구동 회로는 한개의 P 채널 트랜지스터와 전원 라인 및 접지 사이의 상기 P 채널 트랜지스터의 하행측과 직렬 연결된 드레인-소스 회로를 갖는 두개의 N 채널 트랜지스터를 포함하며, 상기 제1 저항은 상기 P 채널 트랜지스터와 연결된 상기 N 채널 트랜지스터 중 하나의 온 저항이며, 상기 제2 저항은 상기 N 채널 트랜지스터 중 다른 하나의 온 저항이며, 상기 제3 저항은 상기 P 채널 트랜지스터의 온 저항이며, 상기 제4 저항은 상기 제1 저항에 병렬로 제공되는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  12. 제1항에 있어서,
    상기 제1 및 제2 시간 상수 중 하나는 제1 트랜지스터가 상기 구동 회로에 입력된 소정 논리 신호에 응답하여 온으로 꺼진 후 상기 제2 트랜지스터가 온으로 켜지도록 선택되며, 상기 제1 시간 상수는 상기 제2 시간 상수보다 작으며, 상기 소정 논리 신호는 하이레벨 또는 로레벨이며, 상기 시간 상수 회로는 상기 제1 시간 상수를 결정하기 위해 상기 제1 게이트 입력 캐패시턴스와 결합된 제1 저항 및 상기 제2 시간 상수를 결정하기 위해 상기 제2 게이트 입력 캐패시턴스와 결합된 제2 저항을 포함하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  13. 제12항에 있어서,
    상기 소정 논리 신호는 로레벨이며, 상기 제1 시간 상수는 상기 제2 시간 상수의 1/15이거나 또는 그보다 작은 방전 시간 상수이며, 상기 제1 및 제2 저항은 상호 직렬 연결되며, 적어도 상기 제1 저항은 제3 트랜지스터의 온 저항이며, 상기 제1 시간 상수는 상기 제1 게이트 입력 캐패시턴스 및 상기 제3 트랜지스터의 온 저항에 의해 결정되며, 상기 제2 시간 상수는 상기 제2 게이트 입력 캐패시턴스 및 상기 제3 트랜지스터의 온 저항과 제2 저항의 합에 의해 결정되며, 상기 시간 상수 회로는 상기 제3 트랜지스터가 로레벨 신호에 응답하여 온으로 켜진 경우 작동하는 것을 특징으로 하는 디스플레이 소자 구동 회로.
  14. 제1항 내지 제13항에 기재된 디스플레이 소자 구동 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.
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