KR20040000137A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법을 개시하며, 개시된 본 발명의 방법은, 소정의 하지층을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막을 식각하여 밀집 배치되는 수 개의 비아홀 및 각 비아홀 상부에 배치되는 트렌치들을 형성하는 단계; 상기 비아홀 및 트렌치를 완전 매립하도록 상기 층간절연막 상에 금속막을 증착하는 단계; 상기 비아홀 및 트렌치 형성에 기인된 패턴 밀도 차이에 의해 패턴 밀도가 밀한 지역이 상대적으로 얇은 두께로 증착된 금속막 상에 연마정지층을 형성하는 단계; 상기 상대적으로 낮은 두께의 금속막 부분 상에 증착된 연마정지층이 노출될 때까지 상기 연마정지층 및 금속막을 1차로 연마하는 단계; 및 상기 트렌치 내에 금속배선이 형성되도록 상기 층간절연막이 노출될 때까지 잔류된 연마정지층 및 금속막을 2차로 연마하는 단계를 포함한다. 본 발명에 따르면, 패턴 밀도 차이에 의해 단차가 발생된 금속막 상에 연마정지층을 증착한 상태로 화학적기계연마(Chemical Mechanical Polishing) 공정을 진행함으로써 패턴 밀도가 밀한 지역에서의 디싱(dishing) 및 층간절연막의 손실은 물론 금속배선의 얇아짐(thinning) 현상을 방지할 수 있다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL WIRING OF SEMICONDCUTOR DEVICE}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 이용한 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, CMP 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 글로벌 평탄화를 얻을 수 있고, 아울러, 저온에서 수행될 수 있다는 잇점을 갖는다.
이러한 CMP 공정은 평탄화 공정의 일환으로 제안된 것이지만, 최근에 들어서는 콘택플러그 형성을 위한 폴리실리콘막의 식각 및 금속배선의 형성을 위한 금속막의 식각 공정에 이용되고 있으며, 그 이용 분야가 점차 확대되고 있는 추세이다.
도 1a 및 도 1b는 상기 CMP 공정을 이용한 금속배선 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소정의 하지층(도시안됨)이 형성된 반도체 기판(1) 상에 층간절연막(2)을 증착한 상태에서, 상기 층간절연막(2)의 일부분을 선택적으로 식각하여 상기 기판(1) 또는 하지층의 일부분을 노출시키는 수 개의 비아홀(H)을 형성하고, 연속해서, 각 비아홀(H)의 상단의 층간절연막 부분들을 식각하여 금속배선 형성 영역들을 한정하는 수 개의 트렌치(T)를 형성한다. 그런다음, 상기 트렌치(T) 및 비아홀(H)이 완전 매립되도록 층간절연막(2) 상에 금속막, 예컨데, 구리막(3)을 증착한다.
그 다음, 도 1b에 도시된 바와 같이, 층간절연막(2)이 노출될 때까지 상기 구리막의 표면을 CMP하고, 이를 통해, 각 비아홀(H) 및 트렌치(T) 내에 구리 금속배선(3a)을 형성한다.
그러나, 종래의 금속배선 형성방법에 따르면, 도 1a에 도시된 바와 같이, 구리막(3)의 증착시 패턴 밀도가 밀한 지역이 패턴 밀도가 소한 지역 보다 낮은 두께로 증착되어 단차가 발생되고, 이에 따라, 도 1b에 도시된 바와 같이, 구리막의 CMP 결과 패턴 밀도가 밀한 지역에서 디싱(dishing)이 발생됨은 물론 층간절연막 (3)의 손실이 발생되며, 또한, 금속배선의 얇아짐(thinning) 현상이 발생됨으로써, 결국, 금속배선 자체의 신뢰성은 물론 소자의 신뢰성이 확보되지 못하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 패턴 밀도가 밀한 지역에서의 디싱 및 층간절연막의 손실과 금속배선의 얇아짐 현상의 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 금속배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 층간절연막
23 : 구리막 23a : 구리 금속배선
24 : 연마정지층 H : 비아홀
T : 트렌치
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막을 식각하여 밀집 배치되는 수 개의 비아홀 및 각 비아홀 상부에 배치되는 트렌치들을 형성하는 단계; 상기 비아홀 및 트렌치를 완전 매립하도록 층간절연막 상에 금속막을 증착하는 단계; 상기 비아홀 및 트렌치 형성에 기인된 패턴 밀도 차이에 의해 패턴밀도가 밀한 지역이 상대적으로 얇은 두께로 증착된 금속막 상에 연마정지층을 형성하는 단계; 상기 상대적으로 낮은 두께의 금속막 부분 상에 증착된 연마정지층이 노출될 때까지 연마정지층 및 금속막을 1차로 연마하는 단계; 및 상기 트렌치 내에 금속배선이 형성되도록 상기 층간절연막이 노출될 때까지 잔류된 연마정지층 및 금속막을2차로 연마하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
여기서, 상기 연마정지층은 SiN, TiN 및 TaN으로 구성된 그룹으로부터 선택되는 어느 하나이며, 500∼1,000Å 두께로 형성한다.
상기 1차 연마는 연마패드가 적은 힘이 걸려 상대적으로 연마대상층의 상부가 빨리 연마되도록 연마 압력을 낮추어 수행하며, 상기 2차 연마는 상기 연마정지층을 사용함에 따른 연마 시간을 보상해주기 위해 연마 압력을 높여 수행한다.
또한, 상기 1차 연마는 연마패드에 적은 힘이 걸려 상대적으로 연마대상층의 상부가 빨리 연마되도록 플레이튼(platen) 속도를 높여 수행하고, 상기 2차 연마는 연마율을 높이도록 플레이튼 속도를 적정 수준으로 낮추어 수행한다.
본 발명에 따르면, 패턴 밀도 차이에 의해 단차가 발생된 금속막 상에 연마정지층을 증착한 상태로 연마 공정을 진행함으로써 디싱 및 층간절연막의 손실은 물론 금속배선의 얇아짐 현상을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 공지의 반도체 제조 공정에 따라 소정의 하지층(도시안됨)가 형성된 반도체 기판(21) 상에 상기 트랜지스터를 덮도록 층간절연막(22)을 증착한다. 그런다음, 상기 층간절연막(22)의 소정 부분들을 선택적으로 식각하여상기 기판(21) 또는 하지층을 노출시키는 수 개의 비아홀(H)을 밀집되게 형성하고, 연속해서, 각 비아홀(H) 상단의 층간절연막 부분들을 식각하여 금속배선 형성 영역들을 한정하는 수 개의 트렌치(T)를 형성한다.
이어서, 상기 트렌치(T) 및 비아홀(H)이 완전 매립되도록 층간절연막(22) 상에 금속막, 예컨데, 구리막(23)을 증착한다. 여기서, 상기 구리막(23)의 증착시에는 상기 비아홀(H) 및 트렌치(T) 형성에 기인된 패턴 밀도 차이로 인해 패턴 밀도가 밀한 지역, 즉, 상기 비아홀(H) 및 트렌치(T)가 형성된 지역의 구리막 증착 두께가 그 이외 지역 보다 상대적으로 낮게 되며, 그래서, 구리막(23) 표면에서 단차가 발생하게 된다.
그 다음, 상기 구리막(23) 상에 구리 보다 하드(hard)한 물질인 SiN, TiN 또는 TaN 등과 같은 물질로 이루어진 연마정지층(24)을 500∼1,000Å 두께로 형성한다. 여기서, 상기 연마정지층(24)은, 이후에 설명되겠지만, 패턴 밀도 차이에 기인된 결함 발생을 억제하기 위해 형성되는 것이며, 상기 구리막(23)의 표면 단차로 인해 마찬가지로 표면 단차를 갖는다.
도 2b를 참조하면, 상대적으로 낮은 두께로 증착된 구리막 부분 상의 연마정지층 부분이 노출될 때까지 상기 연마정지층(24) 및 금속막(23)을 CMP 공정을 통해 1차로 연마한다.
도 2c를 참조하면, 층간절연막(22)이 노출될 때까지 잔류된 연마정지층 및 구리막의 표면을 CMP 공정을 통해 2차로 연마하고, 이 결과로서, 각 비아홀(H) 및 트렌치(T) 내에 구리 금속배선(23a)을 형성한다.
여기서, 구리막 상에 연마정지층이 증착된 상태로 상기 구리막에 대한 CMP를 수행하게 되면, 패턴 밀도가 밀한 지역의 연마정지층이 상대적으로 작은 압력으로 인해 천천히 연마되며, 이에 따라, 상기 구리막의 증착시에 발생된 표면 단차는 제거할 수 있게 된다.
결국, 본 발명의 방법에서와 같이 구리막 상에 연마정지층을 증착한 상태로 CMP 공정을 진행할 경우, 패턴 밀도 차이에 기인하는 디싱, 층간절연막의 손실 및 금속배선의 얇아짐 현상 등의 발생은 방지할 수 있게 된다.
한편, 본 발명의 실시예에 있어서, 구리막 상에 SiN, TiN 또는 TaN 등의 연마정지층을 형성할 경우, 패턴 밀도 차이에 기인된 결함 발생은 억제할 수 있으나, CMP에 소요되는 공정 시간이 증가되는 또 다른 문제를 유발할 수 있다.
따라서, 이러한 문제를 해결하기 위해, 본 발명의 방법은 연마 초기, 즉, 1차 연마시에는 연마 압력을 낮추어 연마패드가 적은 힘이 걸리도록 함으로써 상대적으로 연마대상층의 상부가 빨리 연마되도록 하고, 반면, 단차가 제거된 이후의 2차 연마시에는 연마 압력을 높여 연마정지층을 사용함에 따른 증가된 연마 시간을 보상해 준다.
또한, 1차 연마시에는 웨이퍼 상태의 기판이 놓여지는 플레이튼(platen)의 속도를 높여 연마패드에 적은 힘이 걸리도록 함으로써 상대적으로 연마대상층의 상부가 빨리 연마되도록 하고, 반면, 2차 연마시에는 플레이튼 속도를 적정 수준으로 낮추어 연마율을 높인다.
이상에서와 같이, 본 발명은 표면 단차가 발생된 구리막 상에 연마정지층을 증착한 상태로 CMP 공정을 진행함으로써 상기 구리막의 균일한 연마가 이루어지도록 할 수 있으며, 이에 따라, 디싱 및 층간절연막의 손실은 물론 금속배선의 얇아짐 현상의 발생을 방지할 수 있으며, 그래서, 금속배선 자체의 신뢰성은 물론 반도체 소자의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 소정의 하지층을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 층간절연막을 식각하여 밀집 배치되는 수 개의 비아홀 및 각 비아홀 상부에 배치되는 트렌치들을 형성하는 단계;
    상기 비아홀 및 트렌치를 완전 매립하도록 상기 층간절연막 상에 금속막을 증착하는 단계;
    상기 비아홀 및 트렌치 형성에 기인된 패턴 밀도 차이에 의해 패턴 밀도가 밀한 지역이 상대적으로 얇은 두께로 증착된 금속막 상에 연마정지층을 형성하는 단계;
    상기 상대적으로 낮은 두께의 금속막 부분 상에 증착된 연마정지층이 노출될 때까지 상기 연마정지층 및 금속막을 1차로 연마하는 단계; 및
    상기 트렌치 내에 금속배선이 형성되도록 상기 층간절연막이 노출될 때까지 잔류된 연마정지층 및 금속막을 2차로 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 연마정지층은 SiN, TiN 및 TaN으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 연마정지층은 500∼1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 1차 연마는 연마패드가 적은 힘이 걸려 상대적으로 연마대상층의 상부가 빨리 연마되도록 연마 압력을 낮추어 수행하고, 상기 2차 연마는 상기 연마정지층을 사용함에 따른 연마 시간을 보상해주기 위해 연마 압력을 높여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 1차 연마는 연마패드에 적은 힘이 걸려 상대적으로 연마대상층의 상부가 빨리 연마되도록 플레이튼(platen) 속도를 높여 수행하고, 상기 2차 연마는 연마율을 높이도록 플레이튼 속도를 적정 수준으로 낮추어 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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